include/configs/CATcenter.h

   1 /*
   2  * ueberarbeitet durch Christoph Seyfert
   3  *
   4  * (C) Copyright 2004-2005 DENX Software Engineering,
   5  *     Wolfgang Grandegger <wg@denx.de>
   6  * (C) Copyright 2003
   7  *     DAVE Srl
   8  *
   9  * http://www.dave-tech.it
  10  * http://www.wawnet.biz
  11  * mailto:info@wawnet.biz
  12  *
  13  * Credits: Stefan Roese, Wolfgang Denk
  14  *
  15  * This program is free software; you can redistribute it and/or
  16  * modify it under the terms of the GNU General Public License as
  17  * published by the Free Software Foundation; either version 2 of
  18  * the License, or (at your option) any later version.
  19  *
  20  * This program is distributed in the hope that it will be useful,
  21  * but WITHOUT ANY WARRANTY; without even the implied warranty of
  22  * MERCHANTABILITY or FITNESS FOR A PARTICULAR PURPOSE.  See the
  23  * GNU General Public License for more details.
  24  *
  25  * You should have received a copy of the GNU General Public License
  26  * along with this program; if not, write to the Free Software
  27  * Foundation, Inc., 59 Temple Place, Suite 330, Boston,
  28  * MA 02111-1307 USA
  29  */
  30
  31 /*
  32  * board/config.h - configuration options, board specific
  33  */
  34
  35 #ifndef __CONFIG_H
  36 #define __CONFIG_H
  37
  38 #define CONFIG_PPCHAMELEON_MODULE_BA    0       /* Basic    Model */
  39 #define CONFIG_PPCHAMELEON_MODULE_ME    1       /* Medium   Model */
  40 #define CONFIG_PPCHAMELEON_MODULE_HI    2       /* High-End Model */
  41 #ifndef CONFIG_PPCHAMELEON_MODULE_MODEL
  42 #define CONFIG_PPCHAMELEON_MODULE_MODEL CONFIG_PPCHAMELEON_MODULE_BA
  43 #endif
  44
  45 /* Only one of the following two symbols must be defined (default is 25 MHz)
  46  * CONFIG_PPCHAMELEON_CLK_25
  47  * CONFIG_PPCHAMELEON_CLK_33
  48  */
  49 #if (!defined(CONFIG_PPCHAMELEON_CLK_25) && !defined(CONFIG_PPCHAMELEON_CLK_33))
  50 #define CONFIG_PPCHAMELEON_CLK_25
  51 #endif
  52
  53 #if (defined(CONFIG_PPCHAMELEON_CLK_25) && defined(CONFIG_PPCHAMELEON_CLK_33))
  54 #error "* Two external frequencies (SysClk) are defined! *"
  55 #endif
  56
  57 #undef CONFIG_PPCHAMELEON_SMI712
  58
  59 /*
  60  * Debug stuff
  61  */
  62 #undef  __DEBUG_START_FROM_SRAM__
  63 #define __DISABLE_MACHINE_EXCEPTION__
  64
  65 #ifdef __DEBUG_START_FROM_SRAM__
  66 #define CONFIG_SYS_DUMMY_FLASH_SIZE             1024*1024*4
  67 #endif
  68
  69 /*
  70  * High Level Configuration Options
  71  * (easy to change)
  72  */
  73
  74 #define CONFIG_405EP            1       /* This is a PPC405 CPU         */
  75 #define CONFIG_4xx              1       /* ...member of PPC4xx family   */
  76 #define CONFIG_PPCHAMELEONEVB   1       /* ...on a PPChameleonEVB board */
  77
  78 #define CONFIG_SYS_TEXT_BASE    0xFFFB0000      /* Reserve 320 kB for Monitor */
  79
  80 #define CONFIG_BOARD_EARLY_INIT_F 1     /* call board_early_init_f()    */
  81 #define CONFIG_MISC_INIT_R      1       /* call misc_init_r()           */
  82
  83 #ifdef CONFIG_PPCHAMELEON_CLK_25
  84 # define CONFIG_SYS_CLK_FREQ    25000000 /* external frequency to pll   */
  85 #elif (defined (CONFIG_PPCHAMELEON_CLK_33))
  86 #define CONFIG_SYS_CLK_FREQ     33333333 /* external frequency to pll   */
  87 #else
  88 # error "* External frequency (SysClk) not defined! *"
  89 #endif
  90
  91 #define CONFIG_CONS_INDEX       2       /* Use UART1                    */
  92 #define CONFIG_SYS_NS16550
  93 #define CONFIG_SYS_NS16550_SERIAL
  94 #define CONFIG_SYS_NS16550_REG_SIZE     1
  95 #define CONFIG_SYS_NS16550_CLK          get_serial_clock()
  96 #define CONFIG_BAUDRATE         115200
  97 #define CONFIG_BOOTDELAY        5       /* autoboot after 5 seconds     */
  98
  99 #define CONFIG_VERSION_VARIABLE 1       /* add version variable         */
 100 #define CONFIG_IDENT_STRING     "1"
 101
 102 #undef  CONFIG_BOOTARGS
 103
 104 /* Ethernet stuff */
 105 #define CONFIG_ENV_OVERWRITE /* Let the user to change the Ethernet MAC addresses */
 106 #define CONFIG_ETHADDR  00:50:C2:1E:AF:FE
 107 #define CONFIG_HAS_ETH1
 108 #define CONFIG_ETH1ADDR 00:50:C2:1E:AF:FD
 109
 110 #define CONFIG_LOADS_ECHO       1       /* echo on for serial download  */
 111 #define CONFIG_SYS_LOADS_BAUD_CHANGE    1       /* allow baudrate change        */
 112
 113
 114 #define CONFIG_PPC4xx_EMAC
 115 #undef CONFIG_EXT_PHY
 116 #define CONFIG_NET_MULTI        1
 117
 118 #define CONFIG_MII              1       /* MII PHY management           */
 119 #ifndef  CONFIG_EXT_PHY
 120 #define CONFIG_PHY_ADDR         1       /* EMAC0 PHY address            */
 121 #define CONFIG_PHY1_ADDR        16      /* EMAC1 PHY address            */
 122 #else
 123 #define CONFIG_PHY_ADDR         2       /* PHY address                  */
 124 #endif
 125 #define CONFIG_PHY_CLK_FREQ     EMAC_STACR_CLK_66MHZ
 126
 127 #define CONFIG_TIMESTAMP                /* Print image info with timestamp */
 128
 129
 130 /*
 131  * BOOTP options
 132  */
 133 #define CONFIG_BOOTP_BOOTFILESIZE
 134 #define CONFIG_BOOTP_BOOTPATH
 135 #define CONFIG_BOOTP_GATEWAY
 136 #define CONFIG_BOOTP_HOSTNAME
 137
 138
 139 /*
 140  * Command line configuration.
 141  */
 142 #include <config_cmd_default.h>
 143
 144 #define CONFIG_CMD_DHCP
 145 #define CONFIG_CMD_ELF
 146 #define CONFIG_CMD_EEPROM
 147 #define CONFIG_CMD_I2C
 148 #define CONFIG_CMD_IRQ
 149 #define CONFIG_CMD_JFFS2
 150 #define CONFIG_CMD_MII
 151 #define CONFIG_CMD_NAND
 152 #define CONFIG_CMD_NFS
 153 #define CONFIG_CMD_SNTP
 154
 155
 156 #define CONFIG_MAC_PARTITION
 157 #define CONFIG_DOS_PARTITION
 158
 159 #undef  CONFIG_WATCHDOG                 /* watchdog disabled            */
 160
 161 #define CONFIG_RTC_MC146818             /* DS1685 is MC146818 compatible*/
 162 #define CONFIG_SYS_RTC_REG_BASE_ADDR     0xF0000500 /* RTC Base Address         */
 163
 164 #define CONFIG_SDRAM_BANK0      1       /* init onboard SDRAM bank 0    */
 165
 166 /*
 167  * Miscellaneous configurable options
 168  */
 169 #define CONFIG_SYS_LONGHELP                     /* undef to save memory         */
 170 #define CONFIG_SYS_PROMPT               "=> "   /* Monitor Command Prompt       */
 171
 172 #define CONFIG_SYS_HUSH_PARSER                  /* use "hush" command parser    */
 173 #ifdef  CONFIG_SYS_HUSH_PARSER
 174 #define CONFIG_SYS_PROMPT_HUSH_PS2      "> "
 175 #endif
 176
 177 #if defined(CONFIG_CMD_KGDB)
 178 #define CONFIG_SYS_CBSIZE       1024            /* Console I/O Buffer Size      */
 179 #else
 180 #define CONFIG_SYS_CBSIZE       256             /* Console I/O Buffer Size      */
 181 #endif
 182 #define CONFIG_SYS_PBSIZE (CONFIG_SYS_CBSIZE+sizeof(CONFIG_SYS_PROMPT)+16) /* Print Buffer Size */
 183 #define CONFIG_SYS_MAXARGS      16              /* max number of command args   */
 184 #define CONFIG_SYS_BARGSIZE     CONFIG_SYS_CBSIZE       /* Boot Argument Buffer Size    */
 185
 186 #define CONFIG_SYS_DEVICE_NULLDEV       1       /* include nulldev device       */
 187
 188 #define CONFIG_SYS_CONSOLE_INFO_QUIET   1       /* don't print console @ startup*/
 189
 190 #define CONFIG_SYS_MEMTEST_START        0x0400000       /* memtest works on     */
 191 #define CONFIG_SYS_MEMTEST_END          0x0C00000       /* 4 ... 12 MB in DRAM  */
 192
 193 #undef  CONFIG_SYS_EXT_SERIAL_CLOCK             /* no external serial clock used */
 194 #define CONFIG_SYS_BASE_BAUD            691200
 195
 196 /* The following table includes the supported baudrates */
 197 #define CONFIG_SYS_BAUDRATE_TABLE       \
 198         { 300, 600, 1200, 2400, 4800, 9600, 19200, 38400,     \
 199          57600, 115200, 230400, 460800, 921600 }
 200
 201 #define CONFIG_SYS_LOAD_ADDR    0x100000        /* default load address */
 202 #define CONFIG_SYS_EXTBDINFO    1               /* To use extended board_into (bd_t) */
 203
 204 #define CONFIG_SYS_HZ           1000            /* decrementer freq: 1 ms ticks */
 205
 206 #define CONFIG_ZERO_BOOTDELAY_CHECK     /* check for keypress on bootdelay==0 */
 207
 208 /*-----------------------------------------------------------------------
 209  * NAND-FLASH stuff
 210  *-----------------------------------------------------------------------
 211  */
 212 #define CONFIG_SYS_NAND0_BASE 0xFF400000
 213 #define CONFIG_SYS_NAND1_BASE 0xFF000000
 214 #define CONFIG_SYS_NAND_BASE_LIST       { CONFIG_SYS_NAND0_BASE }
 215 #define NAND_BIG_DELAY_US       25
 216
 217 /* For CATcenter there is only NAND on the module */
 218 #define CONFIG_SYS_MAX_NAND_DEVICE      1       /* Max number of NAND devices           */
 219 #define NAND_NO_RB
 220
 221 #define CONFIG_SYS_NAND0_CE  (0x80000000 >> 1)   /* our CE is GPIO1 */
 222 #define CONFIG_SYS_NAND0_CLE (0x80000000 >> 2)   /* our CLE is GPIO2 */
 223 #define CONFIG_SYS_NAND0_ALE (0x80000000 >> 3)   /* our ALE is GPIO3 */
 224 #define CONFIG_SYS_NAND0_RDY (0x80000000 >> 4)   /* our RDY is GPIO4 */
 225
 226 #define CONFIG_SYS_NAND1_CE  (0x80000000 >> 14)  /* our CE is GPIO14 */
 227 #define CONFIG_SYS_NAND1_CLE (0x80000000 >> 15)  /* our CLE is GPIO15 */
 228 #define CONFIG_SYS_NAND1_ALE (0x80000000 >> 16)  /* our ALE is GPIO16 */
 229 #define CONFIG_SYS_NAND1_RDY (0x80000000 >> 31)  /* our RDY is GPIO31 */
 230
 231
 232 #define MACRO_NAND_DISABLE_CE(nandptr) do \
 233 { \
 234         switch((unsigned long)nandptr) \
 235         { \
 236             case CONFIG_SYS_NAND0_BASE: \
 237                 out32(GPIO0_OR, in32(GPIO0_OR) | CONFIG_SYS_NAND0_CE); \
 238                 break; \
 239             case CONFIG_SYS_NAND1_BASE: \
 240                 out32(GPIO0_OR, in32(GPIO0_OR) | CONFIG_SYS_NAND1_CE); \
 241                 break; \
 242         } \
 243 } while(0)
 244
 245 #define MACRO_NAND_ENABLE_CE(nandptr) do \
 246 { \
 247         switch((unsigned long)nandptr) \
 248         { \
 249             case CONFIG_SYS_NAND0_BASE: \
 250                 out32(GPIO0_OR, in32(GPIO0_OR) & ~CONFIG_SYS_NAND0_CE); \
 251                 break; \
 252             case CONFIG_SYS_NAND1_BASE: \
 253                 out32(GPIO0_OR, in32(GPIO0_OR) & ~CONFIG_SYS_NAND1_CE); \
 254                 break; \
 255         } \
 256 } while(0)
 257
 258 #define MACRO_NAND_CTL_CLRALE(nandptr) do \
 259 { \
 260         switch((unsigned long)nandptr) \
 261         { \
 262             case CONFIG_SYS_NAND0_BASE: \
 263                 out32(GPIO0_OR, in32(GPIO0_OR) & ~CONFIG_SYS_NAND0_ALE); \
 264                 break; \
 265             case CONFIG_SYS_NAND1_BASE: \
 266                 out32(GPIO0_OR, in32(GPIO0_OR) & ~CONFIG_SYS_NAND1_ALE); \
 267                 break; \
 268         } \
 269 } while(0)
 270
 271 #define MACRO_NAND_CTL_SETALE(nandptr) do \
 272 { \
 273         switch((unsigned long)nandptr) \
 274         { \
 275             case CONFIG_SYS_NAND0_BASE: \
 276                 out32(GPIO0_OR, in32(GPIO0_OR) | CONFIG_SYS_NAND0_ALE); \
 277                 break; \
 278             case CONFIG_SYS_NAND1_BASE: \
 279                 out32(GPIO0_OR, in32(GPIO0_OR) | CONFIG_SYS_NAND1_ALE); \
 280                 break; \
 281         } \
 282 } while(0)
 283
 284 #define MACRO_NAND_CTL_CLRCLE(nandptr) do \
 285 { \
 286         switch((unsigned long)nandptr) \
 287         { \
 288             case CONFIG_SYS_NAND0_BASE: \
 289                 out32(GPIO0_OR, in32(GPIO0_OR) & ~CONFIG_SYS_NAND0_CLE); \
 290                 break; \
 291             case CONFIG_SYS_NAND1_BASE: \
 292                 out32(GPIO0_OR, in32(GPIO0_OR) & ~CONFIG_SYS_NAND1_CLE); \
 293                 break; \
 294         } \
 295 } while(0)
 296
 297 #define MACRO_NAND_CTL_SETCLE(nandptr) do { \
 298         switch((unsigned long)nandptr) { \
 299         case CONFIG_SYS_NAND0_BASE: \
 300                 out32(GPIO0_OR, in32(GPIO0_OR) | CONFIG_SYS_NAND0_CLE); \
 301                 break; \
 302         case CONFIG_SYS_NAND1_BASE: \
 303                 out32(GPIO0_OR, in32(GPIO0_OR) | CONFIG_SYS_NAND1_CLE); \
 304                 break; \
 305         } \
 306 } while(0)
 307
 308 #ifdef NAND_NO_RB
 309 /* constant delay (see also tR in the datasheet) */
 310 #define NAND_WAIT_READY(nand) do { \
 311         udelay(12); \
 312 } while (0)
 313 #else
 314 /* use the R/B pin */
 315 /* TBD */
 316 #endif
 317
 318 #define WRITE_NAND_COMMAND(d, adr) do{ *(volatile __u8 *)((unsigned long)adr) = (__u8)(d); } while(0)
 319 #define WRITE_NAND_ADDRESS(d, adr) do{ *(volatile __u8 *)((unsigned long)adr) = (__u8)(d); } while(0)
 320 #define WRITE_NAND(d, adr) do{ *(volatile __u8 *)((unsigned long)adr) = (__u8)d; } while(0)
 321 #define READ_NAND(adr) ((volatile unsigned char)(*(volatile __u8 *)(unsigned long)adr))
 322
 323 /*-----------------------------------------------------------------------
 324  * PCI stuff
 325  *-----------------------------------------------------------------------
 326  */
 327 #if 0   /* No PCI on CATcenter */
 328 #define PCI_HOST_ADAPTER 0              /* configure as pci adapter     */
 329 #define PCI_HOST_FORCE  1               /* configure as pci host        */
 330 #define PCI_HOST_AUTO   2               /* detected via arbiter enable  */
 331
 332 #define CONFIG_PCI                      /* include pci support          */
 333 #define CONFIG_PCI_HOST PCI_HOST_FORCE   /* select pci host function     */
 334 #undef  CONFIG_PCI_PNP                  /* do pci plug-and-play         */
 335                                         /* resource configuration       */
 336
 337 #define CONFIG_PCI_SCAN_SHOW            /* print pci devices @ startup  */
 338
 339 #define CONFIG_SYS_PCI_SUBSYS_VENDORID 0x1014   /* PCI Vendor ID: IBM   */
 340 #define CONFIG_SYS_PCI_SUBSYS_DEVICEID 0x0000   /* PCI Device ID: ---   */
 341 #define CONFIG_SYS_PCI_CLASSCODE        0x0b20  /* PCI Class Code: Processor/PPC*/
 342
 343 #define CONFIG_SYS_PCI_PTM1LA   0x00000000      /* point to sdram               */
 344 #define CONFIG_SYS_PCI_PTM1MS   0xfc000001      /* 64MB, enable hard-wired to 1 */
 345 #define CONFIG_SYS_PCI_PTM1PCI 0x00000000       /* Host: use this pci address   */
 346 #define CONFIG_SYS_PCI_PTM2LA   0xffc00000      /* point to flash               */
 347 #define CONFIG_SYS_PCI_PTM2MS   0xffc00001      /* 4MB, enable                  */
 348 #define CONFIG_SYS_PCI_PTM2PCI 0x04000000       /* Host: use this pci address   */
 349 #endif  /* No PCI */
 350
 351 /*-----------------------------------------------------------------------
 352  * Start addresses for the final memory configuration
 353  * (Set up by the startup code)
 354  * Please note that CONFIG_SYS_SDRAM_BASE _must_ start at 0
 355  */
 356 #define CONFIG_SYS_SDRAM_BASE           0x00000000
 357 #define CONFIG_SYS_FLASH_BASE           0xFFFC0000
 358 #define CONFIG_SYS_MONITOR_BASE CONFIG_SYS_FLASH_BASE
 359 #define CONFIG_SYS_MONITOR_LEN          (256 * 1024)    /* Reserve 256 kB for Monitor   */
 360 #define CONFIG_SYS_MALLOC_LEN           (256 * 1024)    /* Reserve 256 kB for malloc()  */
 361
 362 /*
 363  * For booting Linux, the board info and command line data
 364  * have to be in the first 8 MB of memory, since this is
 365  * the maximum mapped by the Linux kernel during initialization.
 366  */
 367 #define CONFIG_SYS_BOOTMAPSZ            (8 << 20)       /* Initial Memory map for Linux */
 368 /*-----------------------------------------------------------------------
 369  * FLASH organization
 370  */
 371 #define CONFIG_SYS_MAX_FLASH_BANKS      1       /* max number of memory banks           */
 372 #define CONFIG_SYS_MAX_FLASH_SECT       256     /* max number of sectors on one chip    */
 373
 374 #define CONFIG_SYS_FLASH_ERASE_TOUT     120000  /* Timeout for Flash Erase (in ms)      */
 375 #define CONFIG_SYS_FLASH_WRITE_TOUT     1000    /* Timeout for Flash Write (in ms)      */
 376
 377 #define CONFIG_SYS_FLASH_WORD_SIZE      unsigned short  /* flash word size (width)      */
 378 #define CONFIG_SYS_FLASH_ADDR0          0x5555  /* 1st address for flash config cycles  */
 379 #define CONFIG_SYS_FLASH_ADDR1          0x2AAA  /* 2nd address for flash config cycles  */
 380 /*
 381  * The following defines are added for buggy IOP480 byte interface.
 382  * All other boards should use the standard values (CPCI405 etc.)
 383  */
 384 #define CONFIG_SYS_FLASH_READ0          0x0000  /* 0 is standard                        */
 385 #define CONFIG_SYS_FLASH_READ1          0x0001  /* 1 is standard                        */
 386 #define CONFIG_SYS_FLASH_READ2          0x0002  /* 2 is standard                        */
 387
 388 #define CONFIG_SYS_FLASH_EMPTY_INFO             /* print 'E' for empty sector on flinfo */
 389
 390 /*-----------------------------------------------------------------------
 391  * Environment Variable setup
 392  */
 393 #define CONFIG_ENV_IS_IN_FLASH  1       /* use FLASH for environment vars */
 394 #define CONFIG_ENV_ADDR         0xFFFF8000      /* environment starts at the first small sector */
 395 #define CONFIG_ENV_SECT_SIZE    0x2000  /* 8196 bytes may be used for env vars*/
 396 #define CONFIG_ENV_ADDR_REDUND  0xFFFFA000
 397 #define CONFIG_ENV_SIZE_REDUND  0x2000
 398
 399 #define CONFIG_SYS_USE_PPCENV                   /* Environment embedded in sect .ppcenv */
 400
 401 #define CONFIG_SYS_NVRAM_BASE_ADDR      0xF0000500              /* NVRAM base address   */
 402 #define CONFIG_SYS_NVRAM_SIZE           242                     /* NVRAM size           */
 403
 404 /*-----------------------------------------------------------------------
 405  * I2C EEPROM (CAT24WC16) for environment
 406  */
 407 #define CONFIG_HARD_I2C                 /* I2c with hardware support */
 408 #define CONFIG_PPC4XX_I2C               /* use PPC4xx driver            */
 409 #define CONFIG_SYS_I2C_SPEED            400000  /* I2C speed and slave address */
 410 #define CONFIG_SYS_I2C_SLAVE            0x7F
 411
 412 #define CONFIG_SYS_I2C_EEPROM_ADDR      0x50    /* EEPROM CAT28WC08             */
 413 #define CONFIG_SYS_I2C_EEPROM_ADDR_LEN 1        /* Bytes of address             */
 414 /* mask of address bits that overflow into the "EEPROM chip address"    */
 415 /*#define CONFIG_SYS_I2C_EEPROM_ADDR_OVERFLOW   0x07*/
 416 #define CONFIG_SYS_EEPROM_PAGE_WRITE_BITS 4     /* The Catalyst CAT24WC08 has   */
 417                                         /* 16 byte page write mode using*/
 418                                         /* last 4 bits of the address   */
 419 #define CONFIG_SYS_EEPROM_PAGE_WRITE_DELAY_MS   10   /* and takes up to 10 msec */
 420
 421 /*
 422  * Init Memory Controller:
 423  *
 424  * BR0/1 and OR0/1 (FLASH)
 425  */
 426
 427 #define FLASH_BASE0_PRELIM      0xFFC00000      /* FLASH bank #0        */
 428
 429 /*-----------------------------------------------------------------------
 430  * External Bus Controller (EBC) Setup
 431  */
 432
 433 /* Memory Bank 0 (Flash Bank 0, NOR-FLASH) initialization                       */
 434 #define CONFIG_SYS_EBC_PB0AP            0x92015480
 435 #define CONFIG_SYS_EBC_PB0CR            0xFFC5A000  /* BAS=0xFFC,BS=4MB,BU=R/W,BW=16bit */
 436
 437 /* Memory Bank 1 (External SRAM) initialization                                 */
 438 /* Since this must replace NOR Flash, we use the same settings for CS0          */
 439 #define CONFIG_SYS_EBC_PB1AP            0x92015480
 440 #define CONFIG_SYS_EBC_PB1CR            0xFF85A000  /* BAS=0xFF8,BS=4MB,BU=R/W,BW=8bit  */
 441
 442 /* Memory Bank 2 (Flash Bank 1, NAND-FLASH) initialization                      */
 443 #define CONFIG_SYS_EBC_PB2AP            0x92015480
 444 #define CONFIG_SYS_EBC_PB2CR            0xFF458000  /* BAS=0xFF4,BS=4MB,BU=R/W,BW=8bit  */
 445
 446 /* Memory Bank 3 (Flash Bank 2, NAND-FLASH) initialization                      */
 447 #define CONFIG_SYS_EBC_PB3AP            0x92015480
 448 #define CONFIG_SYS_EBC_PB3CR            0xFF058000  /* BAS=0xFF0,BS=4MB,BU=R/W,BW=8bit  */
 449
 450 #ifdef CONFIG_PPCHAMELEON_SMI712
 451 /*
 452  * Video console (graphic: SMI LynxEM)
 453  */
 454 #define CONFIG_VIDEO
 455 #define CONFIG_CFB_CONSOLE
 456 #define CONFIG_VIDEO_SMI_LYNXEM
 457 #define CONFIG_VIDEO_LOGO
 458 /*#define CONFIG_VIDEO_BMP_LOGO*/
 459 #define CONFIG_CONSOLE_EXTRA_INFO
 460 #define CONFIG_VGA_AS_SINGLE_DEVICE
 461 /* This is the base address (on 405EP-side) used to generate I/O accesses on PCI bus */
 462 #define CONFIG_SYS_ISA_IO 0xE8000000
 463 /* see also drivers/video/videomodes.c */
 464 #define CONFIG_SYS_DEFAULT_VIDEO_MODE 0x303
 465 #endif
 466
 467 /*-----------------------------------------------------------------------
 468  * FPGA stuff
 469  */
 470 /* FPGA internal regs */
 471 #define CONFIG_SYS_FPGA_MODE            0x00
 472 #define CONFIG_SYS_FPGA_STATUS          0x02
 473 #define CONFIG_SYS_FPGA_TS              0x04
 474 #define CONFIG_SYS_FPGA_TS_LOW          0x06
 475 #define CONFIG_SYS_FPGA_TS_CAP0 0x10
 476 #define CONFIG_SYS_FPGA_TS_CAP0_LOW     0x12
 477 #define CONFIG_SYS_FPGA_TS_CAP1 0x14
 478 #define CONFIG_SYS_FPGA_TS_CAP1_LOW     0x16
 479 #define CONFIG_SYS_FPGA_TS_CAP2 0x18
 480 #define CONFIG_SYS_FPGA_TS_CAP2_LOW     0x1a
 481 #define CONFIG_SYS_FPGA_TS_CAP3 0x1c
 482 #define CONFIG_SYS_FPGA_TS_CAP3_LOW     0x1e
 483
 484 /* FPGA Mode Reg */
 485 #define CONFIG_SYS_FPGA_MODE_CF_RESET   0x0001
 486 #define CONFIG_SYS_FPGA_MODE_TS_IRQ_ENABLE 0x0100
 487 #define CONFIG_SYS_FPGA_MODE_TS_IRQ_CLEAR  0x1000
 488 #define CONFIG_SYS_FPGA_MODE_TS_CLEAR   0x2000
 489
 490 /* FPGA Status Reg */
 491 #define CONFIG_SYS_FPGA_STATUS_DIP0     0x0001
 492 #define CONFIG_SYS_FPGA_STATUS_DIP1     0x0002
 493 #define CONFIG_SYS_FPGA_STATUS_DIP2     0x0004
 494 #define CONFIG_SYS_FPGA_STATUS_FLASH    0x0008
 495 #define CONFIG_SYS_FPGA_STATUS_TS_IRQ   0x1000
 496
 497 #define CONFIG_SYS_FPGA_SPARTAN2        1               /* using Xilinx Spartan 2 now   */
 498 #define CONFIG_SYS_FPGA_MAX_SIZE        128*1024        /* 128kByte is enough for XC2S50E*/
 499
 500 /* FPGA program pin configuration */
 501 #define CONFIG_SYS_FPGA_PRG             0x04000000      /* FPGA program pin (ppc output) */
 502 #define CONFIG_SYS_FPGA_CLK             0x02000000      /* FPGA clk pin (ppc output)    */
 503 #define CONFIG_SYS_FPGA_DATA            0x01000000      /* FPGA data pin (ppc output)   */
 504 #define CONFIG_SYS_FPGA_INIT            0x00010000      /* FPGA init pin (ppc input)    */
 505 #define CONFIG_SYS_FPGA_DONE            0x00008000      /* FPGA done pin (ppc input)    */
 506
 507 /*-----------------------------------------------------------------------
 508  * Definitions for initial stack pointer and data area (in data cache)
 509  */
 510 /* use on chip memory ( OCM ) for temperary stack until sdram is tested */
 511 #define CONFIG_SYS_TEMP_STACK_OCM       1
 512
 513 /* On Chip Memory location */
 514 #define CONFIG_SYS_OCM_DATA_ADDR        0xF8000000
 515 #define CONFIG_SYS_OCM_DATA_SIZE        0x1000
 516 #define CONFIG_SYS_INIT_RAM_ADDR        CONFIG_SYS_OCM_DATA_ADDR /* inside of SDRAM             */
 517 #define CONFIG_SYS_INIT_RAM_SIZE        CONFIG_SYS_OCM_DATA_SIZE /* Size of used area in RAM    */
 518
 519 #define CONFIG_SYS_GBL_DATA_SIZE      128  /* size in bytes reserved for initial data */
 520 #define CONFIG_SYS_GBL_DATA_OFFSET    (CONFIG_SYS_INIT_RAM_SIZE - CONFIG_SYS_GBL_DATA_SIZE)
 521 #define CONFIG_SYS_INIT_SP_OFFSET       CONFIG_SYS_GBL_DATA_OFFSET
 522
 523 /*-----------------------------------------------------------------------
 524  * Definitions for GPIO setup (PPC405EP specific)
 525  *
 526  * GPIO0[0]     - External Bus Controller BLAST output
 527  * GPIO0[1-9]   - Instruction trace outputs -> GPIO
 528  * GPIO0[10-13] - External Bus Controller CS_1 - CS_4 outputs
 529  * GPIO0[14-16] - External Bus Controller ABUS3-ABUS5 outputs -> GPIO
 530  * GPIO0[17-23] - External Interrupts IRQ0 - IRQ6 inputs
 531  * GPIO0[24-27] - UART0 control signal inputs/outputs
 532  * GPIO0[28-29] - UART1 data signal input/output
 533  * GPIO0[30]    - EMAC0 input
 534  * GPIO0[31]    - EMAC1 reject packet as output
 535  */
 536 #define CONFIG_SYS_GPIO0_OSRL           0x40000550
 537 #define CONFIG_SYS_GPIO0_OSRH           0x00000110
 538 #define CONFIG_SYS_GPIO0_ISR1L          0x00000000
 539 /*#define CONFIG_SYS_GPIO0_ISR1H        0x15555445*/
 540 #define CONFIG_SYS_GPIO0_ISR1H          0x15555444
 541 #define CONFIG_SYS_GPIO0_TSRL           0x00000000
 542 #define CONFIG_SYS_GPIO0_TSRH           0x00000000
 543 #define CONFIG_SYS_GPIO0_TCR            0xF7FF8014
 544
 545 #define CONFIG_NO_SERIAL_EEPROM
 546
 547 /*--------------------------------------------------------------------*/
 548
 549 #ifdef CONFIG_NO_SERIAL_EEPROM
 550
 551 /*
 552 !-----------------------------------------------------------------------
 553 ! Defines for entry options.
 554 ! Note: Because the 405EP SDRAM controller does not support ECC, ECC DIMMs that
 555 !       are plugged in the board will be utilized as non-ECC DIMMs.
 556 !-----------------------------------------------------------------------
 557 */
 558 #undef          AUTO_MEMORY_CONFIG
 559 #define         DIMM_READ_ADDR 0xAB
 560 #define         DIMM_WRITE_ADDR 0xAA
 561
 562 /* Defines for CPC0_PLLMR1 Register fields */
 563 #define PLL_ACTIVE              0x80000000
 564 #define CPC0_PLLMR1_SSCS        0x80000000
 565 #define PLL_RESET               0x40000000
 566 #define CPC0_PLLMR1_PLLR        0x40000000
 567     /* Feedback multiplier */
 568 #define PLL_FBKDIV              0x00F00000
 569 #define CPC0_PLLMR1_FBDV        0x00F00000
 570 #define PLL_FBKDIV_16           0x00000000
 571 #define PLL_FBKDIV_1            0x00100000
 572 #define PLL_FBKDIV_2            0x00200000
 573 #define PLL_FBKDIV_3            0x00300000
 574 #define PLL_FBKDIV_4            0x00400000
 575 #define PLL_FBKDIV_5            0x00500000
 576 #define PLL_FBKDIV_6            0x00600000
 577 #define PLL_FBKDIV_7            0x00700000
 578 #define PLL_FBKDIV_8            0x00800000
 579 #define PLL_FBKDIV_9            0x00900000
 580 #define PLL_FBKDIV_10           0x00A00000
 581 #define PLL_FBKDIV_11           0x00B00000
 582 #define PLL_FBKDIV_12           0x00C00000
 583 #define PLL_FBKDIV_13           0x00D00000
 584 #define PLL_FBKDIV_14           0x00E00000
 585 #define PLL_FBKDIV_15           0x00F00000
 586     /* Forward A divisor */
 587 #define PLL_FWDDIVA             0x00070000
 588 #define CPC0_PLLMR1_FWDVA       0x00070000
 589 #define PLL_FWDDIVA_8           0x00000000
 590 #define PLL_FWDDIVA_7           0x00010000
 591 #define PLL_FWDDIVA_6           0x00020000
 592 #define PLL_FWDDIVA_5           0x00030000
 593 #define PLL_FWDDIVA_4           0x00040000
 594 #define PLL_FWDDIVA_3           0x00050000
 595 #define PLL_FWDDIVA_2           0x00060000
 596 #define PLL_FWDDIVA_1           0x00070000
 597     /* Forward B divisor */
 598 #define PLL_FWDDIVB             0x00007000
 599 #define CPC0_PLLMR1_FWDVB       0x00007000
 600 #define PLL_FWDDIVB_8           0x00000000
 601 #define PLL_FWDDIVB_7           0x00001000
 602 #define PLL_FWDDIVB_6           0x00002000
 603 #define PLL_FWDDIVB_5           0x00003000
 604 #define PLL_FWDDIVB_4           0x00004000
 605 #define PLL_FWDDIVB_3           0x00005000
 606 #define PLL_FWDDIVB_2           0x00006000
 607 #define PLL_FWDDIVB_1           0x00007000
 608     /* PLL tune bits */
 609 #define PLL_TUNE_MASK           0x000003FF
 610 #define PLL_TUNE_2_M_3          0x00000133      /*  2 <= M <= 3                 */
 611 #define PLL_TUNE_4_M_6          0x00000134      /*  3 <  M <= 6                 */
 612 #define PLL_TUNE_7_M_10         0x00000138      /*  6 <  M <= 10                */
 613 #define PLL_TUNE_11_M_14        0x0000013C      /* 10 <  M <= 14                */
 614 #define PLL_TUNE_15_M_40        0x0000023E      /* 14 <  M <= 40                */
 615 #define PLL_TUNE_VCO_LOW        0x00000000      /* 500MHz <= VCO <=  800MHz     */
 616 #define PLL_TUNE_VCO_HI         0x00000080      /* 800MHz <  VCO <= 1000MHz     */
 617
 618 /* Defines for CPC0_PLLMR0 Register fields */
 619     /* CPU divisor */
 620 #define PLL_CPUDIV              0x00300000
 621 #define CPC0_PLLMR0_CCDV        0x00300000
 622 #define PLL_CPUDIV_1            0x00000000
 623 #define PLL_CPUDIV_2            0x00100000
 624 #define PLL_CPUDIV_3            0x00200000
 625 #define PLL_CPUDIV_4            0x00300000
 626     /* PLB divisor */
 627 #define PLL_PLBDIV              0x00030000
 628 #define CPC0_PLLMR0_CBDV        0x00030000
 629 #define PLL_PLBDIV_1            0x00000000
 630 #define PLL_PLBDIV_2            0x00010000
 631 #define PLL_PLBDIV_3            0x00020000
 632 #define PLL_PLBDIV_4            0x00030000
 633     /* OPB divisor */
 634 #define PLL_OPBDIV              0x00003000
 635 #define CPC0_PLLMR0_OPDV        0x00003000
 636 #define PLL_OPBDIV_1            0x00000000
 637 #define PLL_OPBDIV_2            0x00001000
 638 #define PLL_OPBDIV_3            0x00002000
 639 #define PLL_OPBDIV_4            0x00003000
 640     /* EBC divisor */
 641 #define PLL_EXTBUSDIV           0x00000300
 642 #define CPC0_PLLMR0_EPDV        0x00000300
 643 #define PLL_EXTBUSDIV_2         0x00000000
 644 #define PLL_EXTBUSDIV_3         0x00000100
 645 #define PLL_EXTBUSDIV_4         0x00000200
 646 #define PLL_EXTBUSDIV_5         0x00000300
 647     /* MAL divisor */
 648 #define PLL_MALDIV              0x00000030
 649 #define CPC0_PLLMR0_MPDV        0x00000030
 650 #define PLL_MALDIV_1            0x00000000
 651 #define PLL_MALDIV_2            0x00000010
 652 #define PLL_MALDIV_3            0x00000020
 653 #define PLL_MALDIV_4            0x00000030
 654     /* PCI divisor */
 655 #define PLL_PCIDIV              0x00000003
 656 #define CPC0_PLLMR0_PPFD        0x00000003
 657 #define PLL_PCIDIV_1            0x00000000
 658 #define PLL_PCIDIV_2            0x00000001
 659 #define PLL_PCIDIV_3            0x00000002
 660 #define PLL_PCIDIV_4            0x00000003
 661
 662 #ifdef CONFIG_PPCHAMELEON_CLK_25
 663 /* CPU - PLB/SDRAM - EBC - OPB - PCI (assuming a 25.0 MHz input clock to the 405EP) */
 664 #define PPCHAMELEON_PLLMR0_133_133_33_66_33      (PLL_CPUDIV_1 | PLL_PLBDIV_1 |  \
 665                               PLL_OPBDIV_2 | PLL_EXTBUSDIV_4 |  \
 666                               PLL_MALDIV_1 | PLL_PCIDIV_4)
 667 #define PPCHAMELEON_PLLMR1_133_133_33_66_33      (PLL_FBKDIV_8  |  \
 668                               PLL_FWDDIVA_6 | PLL_FWDDIVB_4 |  \
 669                               PLL_TUNE_15_M_40 | PLL_TUNE_VCO_LOW)
 670
 671 #define PPCHAMELEON_PLLMR0_200_100_50_33 (PLL_CPUDIV_1 | PLL_PLBDIV_2 |  \
 672                               PLL_OPBDIV_2 | PLL_EXTBUSDIV_3 |  \
 673                               PLL_MALDIV_1 | PLL_PCIDIV_4)
 674 #define PPCHAMELEON_PLLMR1_200_100_50_33 (PLL_FBKDIV_8  |  \
 675                               PLL_FWDDIVA_4 | PLL_FWDDIVB_4 |  \
 676                               PLL_TUNE_15_M_40 | PLL_TUNE_VCO_LOW)
 677
 678 #define PPCHAMELEON_PLLMR0_266_133_33_66_33 (PLL_CPUDIV_1 | PLL_PLBDIV_2 |      \
 679                               PLL_OPBDIV_2 | PLL_EXTBUSDIV_4 |  \
 680                               PLL_MALDIV_1 | PLL_PCIDIV_4)
 681 #define PPCHAMELEON_PLLMR1_266_133_33_66_33 (PLL_FBKDIV_8  |  \
 682                               PLL_FWDDIVA_3 | PLL_FWDDIVB_4 |  \
 683                               PLL_TUNE_15_M_40 | PLL_TUNE_VCO_LOW)
 684
 685 #define PPCHAMELEON_PLLMR0_333_111_37_55_55 (PLL_CPUDIV_1 | PLL_PLBDIV_3 |      \
 686                               PLL_OPBDIV_2 | PLL_EXTBUSDIV_3 |  \
 687                               PLL_MALDIV_1 | PLL_PCIDIV_2)
 688 #define PPCHAMELEON_PLLMR1_333_111_37_55_55 (PLL_FBKDIV_10      |  \
 689                               PLL_FWDDIVA_3 | PLL_FWDDIVB_4 |  \
 690                               PLL_TUNE_15_M_40 | PLL_TUNE_VCO_HI)
 691
 692 #elif (defined (CONFIG_PPCHAMELEON_CLK_33))
 693
 694 /* CPU - PLB/SDRAM - EBC - OPB - PCI (assuming a 33.3MHz input clock to the 405EP) */
 695 #define PPCHAMELEON_PLLMR0_133_133_33_66_33      (PLL_CPUDIV_1 | PLL_PLBDIV_1 |  \
 696                                   PLL_OPBDIV_2 | PLL_EXTBUSDIV_4 |      \
 697                                   PLL_MALDIV_1 | PLL_PCIDIV_4)
 698 #define PPCHAMELEON_PLLMR1_133_133_33_66_33      (PLL_FBKDIV_4  |  \
 699                                   PLL_FWDDIVA_6 | PLL_FWDDIVB_6 |  \
 700                                   PLL_TUNE_15_M_40 | PLL_TUNE_VCO_LOW)
 701
 702 #define PPCHAMELEON_PLLMR0_200_100_50_33 (PLL_CPUDIV_1 | PLL_PLBDIV_2 |  \
 703                                   PLL_OPBDIV_2 | PLL_EXTBUSDIV_3 |      \
 704                                   PLL_MALDIV_1 | PLL_PCIDIV_4)
 705 #define PPCHAMELEON_PLLMR1_200_100_50_33 (PLL_FBKDIV_6  |  \
 706                                   PLL_FWDDIVA_4 | PLL_FWDDIVB_4 |  \
 707                                   PLL_TUNE_15_M_40 | PLL_TUNE_VCO_LOW)
 708
 709 #define PPCHAMELEON_PLLMR0_266_133_33_66_33 (PLL_CPUDIV_1 | PLL_PLBDIV_2 |      \
 710                                   PLL_OPBDIV_2 | PLL_EXTBUSDIV_4 |      \
 711                                   PLL_MALDIV_1 | PLL_PCIDIV_4)
 712 #define PPCHAMELEON_PLLMR1_266_133_33_66_33 (PLL_FBKDIV_8  |  \
 713                                   PLL_FWDDIVA_3 | PLL_FWDDIVB_3 |  \
 714                                   PLL_TUNE_15_M_40 | PLL_TUNE_VCO_LOW)
 715
 716 #define PPCHAMELEON_PLLMR0_333_111_37_55_55 (PLL_CPUDIV_1 | PLL_PLBDIV_3 |      \
 717                                   PLL_OPBDIV_2 | PLL_EXTBUSDIV_3 |      \
 718                                   PLL_MALDIV_1 | PLL_PCIDIV_2)
 719 #define PPCHAMELEON_PLLMR1_333_111_37_55_55 (PLL_FBKDIV_10      |  \
 720                                   PLL_FWDDIVA_3 | PLL_FWDDIVB_3 |  \
 721                                   PLL_TUNE_15_M_40 | PLL_TUNE_VCO_HI)
 722
 723 #else
 724 #error "* External frequency (SysClk) not defined! *"
 725 #endif
 726
 727 #if   (CONFIG_PPCHAMELEON_MODULE_MODEL == CONFIG_PPCHAMELEON_MODULE_HI)
 728 /* Model HI */
 729 #define PLLMR0_DEFAULT  PPCHAMELEON_PLLMR0_333_111_37_55_55
 730 #define PLLMR1_DEFAULT  PPCHAMELEON_PLLMR1_333_111_37_55_55
 731 #define CONFIG_SYS_OPB_FREQ     55555555
 732 /* Model ME */
 733 #elif (CONFIG_PPCHAMELEON_MODULE_MODEL == CONFIG_PPCHAMELEON_MODULE_ME)
 734 #define PLLMR0_DEFAULT  PPCHAMELEON_PLLMR0_266_133_33_66_33
 735 #define PLLMR1_DEFAULT  PPCHAMELEON_PLLMR1_266_133_33_66_33
 736 #define CONFIG_SYS_OPB_FREQ     66666666
 737 #else
 738 /* Model BA (default) */
 739 #define PLLMR0_DEFAULT  PPCHAMELEON_PLLMR0_133_133_33_66_33
 740 #define PLLMR1_DEFAULT  PPCHAMELEON_PLLMR1_133_133_33_66_33
 741 #define CONFIG_SYS_OPB_FREQ     66666666
 742 #endif
 743
 744 #endif /* CONFIG_NO_SERIAL_EEPROM */
 745
 746 #define CONFIG_JFFS2_NAND 1                     /* jffs2 on nand support */
 747 #define NAND_CACHE_PAGES 16                     /* size of nand cache in 512 bytes pages */
 748
 749 /*
 750  * JFFS2 partitions
 751  *
 752  */
 753 /* No command line, one static partition */
 754 #undef CONFIG_CMD_MTDPARTS
 755 #define CONFIG_JFFS2_DEV                "nand"
 756 #define CONFIG_JFFS2_PART_SIZE          0x00200000
 757 #define CONFIG_JFFS2_PART_OFFSET        0x00000000
 758
 759 /* mtdparts command line support
 760  *
 761  * Note: fake mtd_id used, no linux mtd map file
 762  */
 763 /*
 764 #define CONFIG_CMD_MTDPARTS
 765 #define MTDIDS_DEFAULT          "nand0=catcenter"
 766 #define MTDPARTS_DEFAULT        "mtdparts=catcenter:2m(nand)"
 767 */
 768
 769 #endif  /* __CONFIG_H */