include/configs/v37.h

   1 /*
   2  * (C) Copyright 2000, 2001
   3  * Wolfgang Denk, DENX Software Engineering, wd@denx.de.
   4  *
   5  * See file CREDITS for list of people who contributed to this
   6  * project.
   7  *
   8  * This program is free software; you can redistribute it and/or
   9  * modify it under the terms of the GNU General Public License as
  10  * published by the Free Software Foundation; either version 2 of
  11  * the License, or (at your option) any later version.
  12  *
  13  * This program is distributed in the hope that it will be useful,
  14  * but WITHOUT ANY WARRANTY; without even the implied warranty of
  15  * MERCHANTABILITY or FITNESS FOR A PARTICULAR PURPOSE.  See the
  16  * GNU General Public License for more details.
  17  *
  18  * You should have received a copy of the GNU General Public License
  19  * along with this program; if not, write to the Free Software
  20  * Foundation, Inc., 59 Temple Place, Suite 330, Boston,
  21  * MA 02111-1307 USA
  22  */
  23
  24 /*
  25  * board/config.h - configuration options, board specific
  26  */
  27
  28 #ifndef __CONFIG_H
  29 #define __CONFIG_H
  30
  31 /*
  32  * High Level Configuration Options
  33  * (easy to change)
  34  */
  35
  36 #define CONFIG_MPC823           1       /* This is a MPC823 CPU         */
  37 #define CONFIG_V37              1       /* ...on a Marel V37 board      */
  38
  39 #define CONFIG_SYS_TEXT_BASE    0x40000000
  40
  41 #define CONFIG_LCD
  42 #define CONFIG_SHARP_LQ084V1DG21
  43 #undef CONFIG_LCD_LOGO
  44
  45 /*-----------------------------------------------------------------------------
  46  * I2C Configuration
  47  *-----------------------------------------------------------------------------
  48  */
  49 #define CONFIG_I2C              1
  50 #define CONFIG_SYS_I2C_SLAVE           0x2
  51
  52 #define CONFIG_8xx_CONS_SMC1    1
  53 #undef  CONFIG_8xx_CONS_SMC2            /* Console is on SMC2           */
  54 #undef  CONFIG_8xx_CONS_NONE
  55 #define CONFIG_BAUDRATE         9600    /* console baudrate = 115kbps   */
  56 #if 0
  57 #define CONFIG_BOOTDELAY        -1      /* autoboot disabled            */
  58 #else
  59 #define CONFIG_BOOTDELAY        2       /* autoboot after 2 seconds     */
  60 #endif
  61
  62 #define CONFIG_CLOCKS_IN_MHZ    1       /* clocks passsed to Linux in MHz */
  63 #define CONFIG_PREBOOT  "echo;echo Type \\\"run flash_nfs\\\" to mount root filesystem over NFS;echo"
  64
  65 #undef  CONFIG_BOOTARGS
  66
  67 #define CONFIG_BOOTCOMMAND                                                      \
  68         "tftpboot; "                                                            \
  69         "setenv bootargs console=tty0 "                                   \
  70         "root=/dev/nfs rw nfsroot=${serverip}:${rootpath} "                     \
  71         "ip=${ipaddr}:${serverip}:${gatewayip}:${netmask}:${hostname}::off; "   \
  72         "bootm"
  73
  74 #define CONFIG_LOADS_ECHO       1       /* echo on for serial download  */
  75 #undef  CONFIG_SYS_LOADS_BAUD_CHANGE            /* don't allow baudrate change  */
  76
  77 #undef  CONFIG_WATCHDOG                 /* watchdog disabled            */
  78
  79 #define CONFIG_CAN_DRIVER       1       /* CAN Driver support enabled   */
  80
  81 /*
  82  * BOOTP options
  83  */
  84 #define CONFIG_BOOTP_SUBNETMASK
  85 #define CONFIG_BOOTP_GATEWAY
  86 #define CONFIG_BOOTP_HOSTNAME
  87 #define CONFIG_BOOTP_BOOTPATH
  88 #define CONFIG_BOOTP_BOOTFILESIZE
  89
  90
  91 #define CONFIG_MAC_PARTITION
  92 #define CONFIG_DOS_PARTITION
  93
  94 #define CONFIG_RTC_MPC8xx               /* use internal RTC of MPC8xx   */
  95
  96
  97 /*
  98  * Command line configuration.
  99  */
 100 #include <config_cmd_default.h>
 101
 102 #define CONFIG_CMD_JFFS2
 103 #define CONFIG_CMD_DATE
 104
 105
 106 /*
 107  * JFFS2 partitions
 108  *
 109  */
 110 /* No command line, one static partition, whole device */
 111 #undef CONFIG_CMD_MTDPARTS
 112 #define CONFIG_JFFS2_DEV                "nor1"
 113 #define CONFIG_JFFS2_PART_SIZE          0xFFFFFFFF
 114 #define CONFIG_JFFS2_PART_OFFSET        0x00000000
 115
 116 /* mtdparts command line support */
 117 /* Note: fake mtd_id used, no linux mtd map file */
 118 /*
 119 #define CONFIG_CMD_MTDPARTS
 120 #define MTDIDS_DEFAULT          "nor1=v37-1"
 121 #define MTDPARTS_DEFAULT        "mtdparts=v37-1:-(jffs2)"
 122 */
 123
 124 /*
 125  * Miscellaneous configurable options
 126  */
 127 #define CONFIG_SYS_LONGHELP                     /* undef to save memory         */
 128 #define CONFIG_SYS_PROMPT       "=> "           /* Monitor Command Prompt       */
 129 #if defined(CONFIG_CMD_KGDB)
 130 #define CONFIG_SYS_CBSIZE       1024            /* Console I/O Buffer Size      */
 131 #else
 132 #define CONFIG_SYS_CBSIZE       256             /* Console I/O Buffer Size      */
 133 #endif
 134 #define CONFIG_SYS_PBSIZE (CONFIG_SYS_CBSIZE+sizeof(CONFIG_SYS_PROMPT)+16) /* Print Buffer Size */
 135 #define CONFIG_SYS_MAXARGS      16              /* max number of command args   */
 136 #define CONFIG_SYS_BARGSIZE     CONFIG_SYS_CBSIZE       /* Boot Argument Buffer Size    */
 137
 138 #define CONFIG_SYS_MEMTEST_START        0x0400000       /* memtest works on     */
 139 #define CONFIG_SYS_MEMTEST_END          0x0C00000       /* 4 ... 12 MB in DRAM  */
 140
 141 #define CONFIG_SYS_LOAD_ADDR            0x100000        /* default load address */
 142
 143 #define CONFIG_SYS_HZ           1000            /* decrementer freq: 1 ms ticks */
 144
 145 #define CONFIG_SYS_BAUDRATE_TABLE       { 9600, 19200, 38400, 57600, 115200 }
 146
 147 /*
 148  * Low Level Configuration Settings
 149  * (address mappings, register initial values, etc.)
 150  * You should know what you are doing if you make changes here.
 151  */
 152 /*-----------------------------------------------------------------------
 153  * Internal Memory Mapped Register
 154  */
 155 #define CONFIG_SYS_IMMR         0xF0000000
 156
 157 /*-----------------------------------------------------------------------
 158  * Definitions for initial stack pointer and data area (in DPRAM)
 159  */
 160 #define CONFIG_SYS_INIT_RAM_ADDR        CONFIG_SYS_IMMR
 161 #define CONFIG_SYS_INIT_RAM_SIZE        0x2F00  /* Size of used area in DPRAM   */
 162 #define CONFIG_SYS_GBL_DATA_SIZE        64  /* size in bytes reserved for initial data */
 163 #define CONFIG_SYS_GBL_DATA_OFFSET      (CONFIG_SYS_INIT_RAM_SIZE - CONFIG_SYS_GBL_DATA_SIZE)
 164 #define CONFIG_SYS_INIT_SP_OFFSET       CONFIG_SYS_GBL_DATA_OFFSET
 165
 166 /*-----------------------------------------------------------------------
 167  * Start addresses for the final memory configuration
 168  * (Set up by the startup code)
 169  * Please note that CONFIG_SYS_SDRAM_BASE _must_ start at 0
 170  */
 171 #define CONFIG_SYS_SDRAM_BASE           0x00000000
 172 #define CONFIG_SYS_FLASH_BASE0          0x40000000
 173 #define CONFIG_SYS_FLASH_BASE1          0x60000000
 174 #define CONFIG_SYS_FLASH_BASE           CONFIG_SYS_FLASH_BASE1
 175
 176 #if defined(DEBUG)
 177 #define CONFIG_SYS_MONITOR_LEN          (256 << 10)     /* Reserve 256 kB for Monitor   */
 178 #else
 179 #define CONFIG_SYS_MONITOR_LEN          (192 << 10)     /* Reserve 192 kB for Monitor   */
 180 #endif
 181 #define CONFIG_SYS_MONITOR_BASE CONFIG_SYS_FLASH_BASE0
 182 #define CONFIG_SYS_MALLOC_LEN           (128 << 10)     /* Reserve 128 kB for malloc()  */
 183
 184 /*
 185  * For booting Linux, the board info and command line data
 186  * have to be in the first 8 MB of memory, since this is
 187  * the maximum mapped by the Linux kernel during initialization.
 188  */
 189 #define CONFIG_SYS_BOOTMAPSZ            (8 << 20)       /* Initial Memory map for Linux */
 190
 191 /*-----------------------------------------------------------------------
 192  * FLASH organization
 193  */
 194 #define CONFIG_SYS_MAX_FLASH_BANKS      2       /* max number of memory banks           */
 195 #define CONFIG_SYS_MAX_FLASH_SECT       35      /* max number of sectors on one chip    */
 196
 197 #define CONFIG_SYS_FLASH_ERASE_TOUT     120000  /* Timeout for Flash Erase (in ms)      */
 198 #define CONFIG_SYS_FLASH_WRITE_TOUT     500     /* Timeout for Flash Write (in ms)      */
 199
 200 #define CONFIG_ENV_IS_IN_NVRAM  1
 201 #define CONFIG_ENV_ADDR         0x80000000/* Address of Environment */
 202 #define CONFIG_ENV_SIZE         0x4000  /* Total Size of Environment Sector     */
 203
 204 #define CONFIG_ENV_OFFSET               0
 205
 206 /*-----------------------------------------------------------------------
 207  * Cache Configuration
 208  */
 209 #define CONFIG_SYS_CACHELINE_SIZE       16      /* For all MPC8xx CPUs                  */
 210 #if defined(CONFIG_CMD_KGDB)
 211 #define CONFIG_SYS_CACHELINE_SHIFT      4       /* log base 2 of the above value        */
 212 #endif
 213
 214 /*-----------------------------------------------------------------------
 215  * SYPCR - System Protection Control                            11-9
 216  * SYPCR can only be written once after reset!
 217  *-----------------------------------------------------------------------
 218  * Software & Bus Monitor Timer max, Bus Monitor enable, SW Watchdog freeze
 219  */
 220 #if defined(CONFIG_WATCHDOG)
 221 #define CONFIG_SYS_SYPCR        (SYPCR_SWTC | SYPCR_BMT | SYPCR_BME | SYPCR_SWF | \
 222                          SYPCR_SWE  | SYPCR_SWRI| SYPCR_SWP)
 223 #else
 224 #define CONFIG_SYS_SYPCR        0xFFFFFF88
 225 #endif
 226
 227 /*-----------------------------------------------------------------------
 228  * SIUMCR - SIU Module Configuration                            11-6
 229  *-----------------------------------------------------------------------
 230  * PCMCIA config., multi-function pin tri-state
 231  */
 232 #define CONFIG_SYS_SIUMCR       (SIUMCR_DBGC00 | SIUMCR_DBPC00 | SIUMCR_FRC | SIUMCR_GB5E)
 233
 234 /*-----------------------------------------------------------------------
 235  * TBSCR - Time Base Status and Control                         11-26
 236  *-----------------------------------------------------------------------
 237  * Clear Reference Interrupt Status, Timebase freezing enabled
 238  */
 239 #define CONFIG_SYS_TBSCR        (TBSCR_REFA | TBSCR_REFB | TBSCR_TBE)
 240
 241 /*-----------------------------------------------------------------------
 242  * RTCSC - Real-Time Clock Status and Control Register          11-27
 243  *-----------------------------------------------------------------------
 244  */
 245 /*%%%#define CONFIG_SYS_RTCSC   (RTCSC_SEC | RTCSC_ALR | RTCSC_RTF| RTCSC_RTE) */
 246 #define CONFIG_SYS_RTCSC        (RTCSC_SEC | RTCSC_RTE)
 247
 248 /*-----------------------------------------------------------------------
 249  * PISCR - Periodic Interrupt Status and Control                11-31
 250  *-----------------------------------------------------------------------
 251  * Clear Periodic Interrupt Status, Interrupt Timer freezing enabled
 252  */
 253 #define CONFIG_SYS_PISCR (PISCR_PS | PISCR_PITF)
 254 /*
 255 #define CONFIG_SYS_PISCR (PISCR_PS | PISCR_PITF)
 256 */
 257
 258 /*-----------------------------------------------------------------------
 259  * PLPRCR - PLL, Low-Power, and Reset Control Register          15-30
 260  *-----------------------------------------------------------------------
 261  * Reset PLL lock status sticky bit, timer expired status bit and timer
 262  * interrupt status bit
 263  *
 264  * If this is a 80 MHz CPU, set PLL multiplication factor to 5 (5*16=80)!
 265  */
 266 /* up to 50 MHz we use a 1:1 clock */
 267 #define CONFIG_SYS_PLPRCR       ( (1524 << PLPRCR_MF_SHIFT) | PLPRCR_SPLSS | PLPRCR_TMIST | PLPRCR_TEXPS )
 268
 269 /*-----------------------------------------------------------------------
 270  * SCCR - System Clock and reset Control Register               15-27
 271  *-----------------------------------------------------------------------
 272  * Set clock output, timebase and RTC source and divider,
 273  * power management and some other internal clocks
 274  */
 275 #define SCCR_MASK       SCCR_EBDF11
 276 /* up to 50 MHz we use a 1:1 clock */
 277 #define CONFIG_SYS_SCCR (SCCR_COM00 | SCCR_TBS)
 278
 279 /*-----------------------------------------------------------------------
 280  * PCMCIA stuff
 281  *-----------------------------------------------------------------------
 282  *
 283  */
 284 #define CONFIG_SYS_PCMCIA_MEM_ADDR      (0xE0000000)
 285 #define CONFIG_SYS_PCMCIA_MEM_SIZE      ( 64 << 20 )
 286 #define CONFIG_SYS_PCMCIA_DMA_ADDR      (0xE4000000)
 287 #define CONFIG_SYS_PCMCIA_DMA_SIZE      ( 64 << 20 )
 288 #define CONFIG_SYS_PCMCIA_ATTRB_ADDR    (0xE8000000)
 289 #define CONFIG_SYS_PCMCIA_ATTRB_SIZE    ( 64 << 20 )
 290 #define CONFIG_SYS_PCMCIA_IO_ADDR       (0xEC000000)
 291 #define CONFIG_SYS_PCMCIA_IO_SIZE       ( 64 << 20 )
 292
 293 /*-----------------------------------------------------------------------
 294  * IDE/ATA stuff (Supports IDE harddisk on PCMCIA Adapter)
 295  *-----------------------------------------------------------------------
 296  */
 297
 298 #undef  CONFIG_IDE_PCCARD               /* Use IDE with PC Card Adapter */
 299
 300 #undef  CONFIG_IDE_PCMCIA               /* Direct IDE    not supported  */
 301 #undef  CONFIG_IDE_LED                  /* LED   for ide not supported  */
 302 #undef  CONFIG_IDE_RESET                /* reset for ide not supported  */
 303
 304 #define CONFIG_SYS_IDE_MAXBUS           1       /* max. 1 IDE bus               */
 305 #define CONFIG_SYS_IDE_MAXDEVICE        1       /* max. 1 drive per IDE bus     */
 306
 307 #define CONFIG_SYS_ATA_IDE0_OFFSET      0x0000
 308
 309 #define CONFIG_SYS_ATA_BASE_ADDR        CONFIG_SYS_PCMCIA_MEM_ADDR
 310
 311 /* Offset for data I/O                  */
 312 #define CONFIG_SYS_ATA_DATA_OFFSET      (CONFIG_SYS_PCMCIA_MEM_SIZE + 0x320)
 313
 314 /* Offset for normal register accesses  */
 315 #define CONFIG_SYS_ATA_REG_OFFSET       (2 * CONFIG_SYS_PCMCIA_MEM_SIZE + 0x320)
 316
 317 /* Offset for alternate registers       */
 318 #define CONFIG_SYS_ATA_ALT_OFFSET       0x0100
 319
 320 /*-----------------------------------------------------------------------
 321  *
 322  *-----------------------------------------------------------------------
 323  *
 324  */
 325 #define CONFIG_SYS_DER  0
 326
 327 /*
 328  * Init Memory Controller:
 329  *
 330  * BR0 and OR0 (FLASH)
 331  */
 332
 333 #define FLASH_BASE0_PRELIM      0x40000000      /* FLASH bank #0        */
 334 #define FLASH_BASE1_PRELIM      0x60000000      /* FLASH bank #1        */
 335
 336 #define CONFIG_SYS_PRELIM_OR_AM 0xFE000000      /* OR addr mask */
 337
 338 #define CONFIG_SYS_OR_TIMING_FLASH      0xF56
 339
 340 #define CONFIG_SYS_OR0_PRELIM   (CONFIG_SYS_PRELIM_OR_AM | CONFIG_SYS_OR_TIMING_FLASH)
 341 #define CONFIG_SYS_BR0_PRELIM   ((FLASH_BASE0_PRELIM & BR_BA_MSK) | BR_PS_16 | BR_V)
 342
 343 #define CONFIG_SYS_OR5_PRELIM   (CONFIG_SYS_PRELIM_OR_AM | CONFIG_SYS_OR_TIMING_FLASH)
 344 #define CONFIG_SYS_BR5_PRELIM   ((FLASH_BASE1_PRELIM & BR_BA_MSK) | BR_PS_32 | BR_V)
 345
 346 /*
 347  * BR1 and OR1 (Battery backed SRAM)
 348  */
 349 #define CONFIG_SYS_BR1_PRELIM   0x80000401
 350 #define CONFIG_SYS_OR1_PRELIM   0xFFC00736
 351
 352 /*
 353  * BR2 and OR2 (SDRAM)
 354  */
 355 #define SDRAM_BASE_PRELIM       0x00000000      /* SDRAM base   */
 356 #define SDRAM_MAX_SIZE          0x04000000      /* max 64 MB */
 357
 358 #define CONFIG_SYS_OR_TIMING_SDRAM      0x00000A00
 359
 360 #define CONFIG_SYS_OR2_PRELIM   (CONFIG_SYS_PRELIM_OR_AM | CONFIG_SYS_OR_TIMING_SDRAM )
 361 #define CONFIG_SYS_BR2_PRELIM   ((SDRAM_BASE_PRELIM & BR_BA_MSK) | BR_MS_UPMA | BR_V )
 362
 363 /* Marel V37 mem setting */
 364
 365 #define CONFIG_SYS_BR3_CAN      0xC0000401
 366 #define CONFIG_SYS_OR3_CAN      0xFFFF0724
 367
 368 /*
 369 #define CONFIG_SYS_BR3_PRELIM   0xFA400001
 370 #define CONFIG_SYS_OR3_PRELIM   0xFFFF8910
 371 #define CONFIG_SYS_BR4_PRELIM   0xFA000401
 372 #define CONFIG_SYS_OR4_PRELIM   0xFFFE0970
 373 */
 374
 375 /*
 376  * Memory Periodic Timer Prescaler
 377  */
 378
 379 /* periodic timer for refresh */
 380 #define CONFIG_SYS_MAMR_PTA     97              /* start with divider for 100 MHz       */
 381
 382 /*
 383  * Refresh clock Prescalar
 384  */
 385 #define CONFIG_SYS_MPTPR        MPTPR_PTP_DIV16
 386
 387 /*
 388  * MAMR settings for SDRAM
 389  */
 390
 391 /* 10 column SDRAM */
 392 #define CONFIG_SYS_MAMR_10COL   ((CONFIG_SYS_MAMR_PTA << MAMR_PTA_SHIFT)  | MAMR_PTAE       |   \
 393                          MAMR_AMA_TYPE_2 | MAMR_DSA_1_CYCL | MAMR_G0CLA_A12 |   \
 394                          MAMR_GPL_A4DIS | MAMR_RLFA_4X | MAMR_WLFA_3X | MAMR_TLFA_16X)
 395
 396 #endif  /* __CONFIG_H */