nand_spl/board/freescale/p1_p2_rdb_pc/nand_boot.c

   1 /*
   2  * Copyright 2011 Freescale Semiconductor, Inc.
   3  *
   4  * This program is free software; you can redistribute it and/or
   5  * modify it under the terms of the GNU General Public License as
   6  * published by the Free Software Foundation; either version 2 of
   7  * the License, or (at your option) any later version.
   8  *
   9  * This program is distributed in the hope that it will be useful,
  10  * but WITHOUT ANY WARRANTY; without even the implied warranty of
  11  * MERCHANTABILITY or FITNESS FOR A PARTICULAR PURPOSE. See the
  12  *
  13  * GNU General Public License for more details.
  14  *
  15  * You should have received a copy of the GNU General Public License
  16  * along with this program; if not, write to the Free Software
  17  * Foundation, Inc., 59 Temple Place, Suite 330, Boston,
  18  * MA 02111-1307 USA
  19  *
  20  */
  21
  22 #include <common.h>
  23 #include <ns16550.h>
  24 #include <asm/io.h>
  25 #include <nand.h>
  26 #include <asm/fsl_law.h>
  27 #include <asm/fsl_ddr_sdram.h>
  28
  29 #define udelay(x) {int i, j; \
  30                         for (i = 0; i < x; i++) \
  31                                 for (j = 0; j < 10000; j++) \
  32                                         ; }
  33
  34 /*
  35  * Fixed sdram init -- doesn't use serial presence detect.
  36  */
  37 void sdram_init(void)
  38 {
  39         ccsr_ddr_t *ddr = (ccsr_ddr_t *)CONFIG_SYS_MPC85xx_DDR_ADDR;
  40
  41         out_be32(&ddr->cs0_bnds, CONFIG_SYS_DDR_CS0_BNDS);
  42         out_be32(&ddr->cs0_config, CONFIG_SYS_DDR_CS0_CONFIG);
  43 #if CONFIG_CHIP_SELECTS_PER_CTRL > 1
  44         out_be32(&ddr->cs1_bnds, CONFIG_SYS_DDR_CS1_BNDS);
  45         out_be32(&ddr->cs1_config, CONFIG_SYS_DDR_CS1_CONFIG);
  46 #endif
  47         out_be32(&ddr->timing_cfg_3, CONFIG_SYS_DDR_TIMING_3);
  48         out_be32(&ddr->timing_cfg_0, CONFIG_SYS_DDR_TIMING_0);
  49         out_be32(&ddr->timing_cfg_1, CONFIG_SYS_DDR_TIMING_1);
  50         out_be32(&ddr->timing_cfg_2, CONFIG_SYS_DDR_TIMING_2);
  51
  52         out_be32(&ddr->sdram_cfg_2, CONFIG_SYS_DDR_CONTROL_2);
  53         out_be32(&ddr->sdram_mode, CONFIG_SYS_DDR_MODE_1);
  54         out_be32(&ddr->sdram_mode_2, CONFIG_SYS_DDR_MODE_2);
  55
  56         out_be32(&ddr->sdram_interval, CONFIG_SYS_DDR_INTERVAL);
  57         out_be32(&ddr->sdram_data_init, CONFIG_SYS_DDR_DATA_INIT);
  58         out_be32(&ddr->sdram_clk_cntl, CONFIG_SYS_DDR_CLK_CTRL);
  59
  60         out_be32(&ddr->timing_cfg_4, CONFIG_SYS_DDR_TIMING_4);
  61         out_be32(&ddr->timing_cfg_5, CONFIG_SYS_DDR_TIMING_5);
  62         out_be32(&ddr->ddr_zq_cntl, CONFIG_SYS_DDR_ZQ_CONTROL);
  63         out_be32(&ddr->ddr_wrlvl_cntl, CONFIG_SYS_DDR_WRLVL_CONTROL);
  64
  65         /* Set, but do not enable the memory */
  66         out_be32(&ddr->sdram_cfg, CONFIG_SYS_DDR_CONTROL & ~SDRAM_CFG_MEM_EN);
  67
  68         asm volatile("sync;isync");
  69         udelay(500);
  70
  71         /* Let the controller go */
  72         out_be32(&ddr->sdram_cfg, in_be32(&ddr->sdram_cfg) | SDRAM_CFG_MEM_EN);
  73
  74         set_next_law(0, CONFIG_SYS_SDRAM_SIZE_LAW, LAW_TRGT_IF_DDR_1);
  75 }
  76
  77 void board_init_f(ulong bootflag)
  78 {
  79         u32 plat_ratio, bus_clk;
  80         ccsr_gur_t *gur = (void *)CONFIG_SYS_MPC85xx_GUTS_ADDR;
  81 #ifndef CONFIG_QE
  82         ccsr_gpio_t *pgpio = (void *)(CONFIG_SYS_MPC85xx_GPIO_ADDR);
  83 #endif
  84
  85         /* initialize selected port with appropriate baud rate */
  86         plat_ratio = in_be32(&gur->porpllsr) & MPC85xx_PORPLLSR_PLAT_RATIO;
  87         plat_ratio >>= 1;
  88         bus_clk = CONFIG_SYS_CLK_FREQ * plat_ratio;
  89
  90         NS16550_init((NS16550_t)CONFIG_SYS_NS16550_COM1,
  91                         bus_clk / 16 / CONFIG_BAUDRATE);
  92
  93         puts("\nNAND boot... ");
  94
  95 #ifndef CONFIG_QE
  96         /* init DDR3 reset signal */
  97         out_be32(&pgpio->gpdir, 0x02000000);
  98         out_be32(&pgpio->gpodr, 0x00200000);
  99         out_be32(&pgpio->gpdat, 0x00000000);
 100         udelay(1000);
 101         out_be32(&pgpio->gpdat, 0x00200000);
 102         udelay(1000);
 103         out_be32(&pgpio->gpdir, 0x00000000);
 104 #endif
 105
 106         /* Initialize the DDR3 */
 107         sdram_init();
 108
 109         /* copy code to RAM and jump to it - this should not return */
 110         /* NOTE - code has to be copied out of NAND buffer before
 111          * other blocks can be read.
 112          */
 113         relocate_code(CONFIG_SYS_NAND_U_BOOT_RELOC_SP, 0,
 114                         CONFIG_SYS_NAND_U_BOOT_RELOC);
 115 }
 116
 117 void board_init_r(gd_t *gd, ulong dest_addr)
 118 {
 119         nand_boot();
 120 }
 121
 122 void putc(char c)
 123 {
 124         if (c == '\n')
 125                 NS16550_putc((NS16550_t)CONFIG_SYS_NS16550_COM1, '\r');
 126
 127         NS16550_putc((NS16550_t)CONFIG_SYS_NS16550_COM1, c);
 128 }
 129
 130 void puts(const char *str)
 131 {
 132         while (*str)
 133                 putc(*str++);
 134 }