drivers/ide/pci/hpt366.c

   1 /*
   2  * linux/drivers/ide/pci/hpt366.c               Version 1.10    Jun 29, 2007
   3  *
   4  * Copyright (C) 1999-2003              Andre Hedrick <andre@linux-ide.org>
   5  * Portions Copyright (C) 2001          Sun Microsystems, Inc.
   6  * Portions Copyright (C) 2003          Red Hat Inc
   7  * Portions Copyright (C) 2005-2007     MontaVista Software, Inc.
   8  *
   9  * Thanks to HighPoint Technologies for their assistance, and hardware.
  10  * Special Thanks to Jon Burchmore in SanDiego for the deep pockets, his
  11  * donation of an ABit BP6 mainboard, processor, and memory acellerated
  12  * development and support.
  13  *
  14  *
  15  * HighPoint has its own drivers (open source except for the RAID part)
  16  * available from http://www.highpoint-tech.com/BIOS%20+%20Driver/.
  17  * This may be useful to anyone wanting to work on this driver, however  do not
  18  * trust  them too much since the code tends to become less and less meaningful
  19  * as the time passes... :-/
  20  *
  21  * Note that final HPT370 support was done by force extraction of GPL.
  22  *
  23  * - add function for getting/setting power status of drive
  24  * - the HPT370's state machine can get confused. reset it before each dma
  25  *   xfer to prevent that from happening.
  26  * - reset state engine whenever we get an error.
  27  * - check for busmaster state at end of dma.
  28  * - use new highpoint timings.
  29  * - detect bus speed using highpoint register.
  30  * - use pll if we don't have a clock table. added a 66MHz table that's
  31  *   just 2x the 33MHz table.
  32  * - removed turnaround. NOTE: we never want to switch between pll and
  33  *   pci clocks as the chip can glitch in those cases. the highpoint
  34  *   approved workaround slows everything down too much to be useful. in
  35  *   addition, we would have to serialize access to each chip.
  36  *      Adrian Sun <a.sun@sun.com>
  37  *
  38  * add drive timings for 66MHz PCI bus,
  39  * fix ATA Cable signal detection, fix incorrect /proc info
  40  * add /proc display for per-drive PIO/DMA/UDMA mode and
  41  * per-channel ATA-33/66 Cable detect.
  42  *      Duncan Laurie <void@sun.com>
  43  *
  44  * fixup /proc output for multiple controllers
  45  *      Tim Hockin <thockin@sun.com>
  46  *
  47  * On hpt366:
  48  * Reset the hpt366 on error, reset on dma
  49  * Fix disabling Fast Interrupt hpt366.
  50  *      Mike Waychison <crlf@sun.com>
  51  *
  52  * Added support for 372N clocking and clock switching. The 372N needs
  53  * different clocks on read/write. This requires overloading rw_disk and
  54  * other deeply crazy things. Thanks to <http://www.hoerstreich.de> for
  55  * keeping me sane.
  56  *              Alan Cox <alan@redhat.com>
  57  *
  58  * - fix the clock turnaround code: it was writing to the wrong ports when
  59  *   called for the secondary channel, caching the current clock mode per-
  60  *   channel caused the cached register value to get out of sync with the
  61  *   actual one, the channels weren't serialized, the turnaround shouldn't
  62  *   be done on 66 MHz PCI bus
  63  * - disable UltraATA/100 for HPT370 by default as the 33 MHz clock being used
  64  *   does not allow for this speed anyway
  65  * - avoid touching disabled channels (e.g. HPT371/N are single channel chips,
  66  *   their primary channel is kind of virtual, it isn't tied to any pins)
  67  * - fix/remove bad/unused timing tables and use one set of tables for the whole
  68  *   HPT37x chip family; save space by introducing the separate transfer mode
  69  *   table in which the mode lookup is done
  70  * - use f_CNT value saved by  the HighPoint BIOS as reading it directly gives
  71  *   the wrong PCI frequency since DPLL has already been calibrated by BIOS
  72  * - fix the hotswap code:  it caused RESET- to glitch when tristating the bus,
  73  *   and for HPT36x the obsolete HDIO_TRISTATE_HWIF handler was called instead
  74  * - pass to init_chipset() handlers a copy of the IDE PCI device structure as
  75  *   they tamper with its fields
  76  * - pass  to the init_setup handlers a copy of the ide_pci_device_t structure
  77  *   since they may tamper with its fields
  78  * - prefix the driver startup messages with the real chip name
  79  * - claim the extra 240 bytes of I/O space for all chips
  80  * - optimize the UltraDMA filtering and the drive list lookup code
  81  * - use pci_get_slot() to get to the function 1 of HPT36x/374
  82  * - cache offset of the channel's misc. control registers (MCRs) being used
  83  *   throughout the driver
  84  * - only touch the relevant MCR when detecting the cable type on HPT374's
  85  *   function 1
  86  * - rename all the register related variables consistently
  87  * - move all the interrupt twiddling code from the speedproc handlers into
  88  *   init_hwif_hpt366(), also grouping all the DMA related code together there
  89  * - merge two HPT37x speedproc handlers, fix the PIO timing register mask and
  90  *   separate the UltraDMA and MWDMA masks there to avoid changing PIO timings
  91  *   when setting an UltraDMA mode
  92  * - fix hpt3xx_tune_drive() to set the PIO mode requested, not always select
  93  *   the best possible one
  94  * - clean up DMA timeout handling for HPT370
  95  * - switch to using the enumeration type to differ between the numerous chip
  96  *   variants, matching PCI device/revision ID with the chip type early, at the
  97  *   init_setup stage
  98  * - extend the hpt_info structure to hold the DPLL and PCI clock frequencies,
  99  *   stop duplicating it for each channel by storing the pointer in the pci_dev
 100  *   structure: first, at the init_setup stage, point it to a static "template"
 101  *   with only the chip type and its specific base DPLL frequency, the highest
 102  *   UltraDMA mode, and the chip settings table pointer filled,  then, at the
 103  *   init_chipset stage, allocate per-chip instance  and fill it with the rest
 104  *   of the necessary information
 105  * - get rid of the constant thresholds in the HPT37x PCI clock detection code,
 106  *   switch  to calculating  PCI clock frequency based on the chip's base DPLL
 107  *   frequency
 108  * - switch to using the  DPLL clock and enable UltraATA/133 mode by default on
 109  *   anything  newer than HPT370/A (except HPT374 that is not capable of this
 110  *   mode according to the manual)
 111  * - fold PCI clock detection and DPLL setup code into init_chipset_hpt366(),
 112  *   also fixing the interchanged 25/40 MHz PCI clock cases for HPT36x chips;
 113  *   unify HPT36x/37x timing setup code and the speedproc handlers by joining
 114  *   the register setting lists into the table indexed by the clock selected
 115  * - set the correct hwif->ultra_mask for each individual chip
 116  *      Sergei Shtylyov, <sshtylyov@ru.mvista.com> or <source@mvista.com>
 117  */
 118
 119 #include <linux/types.h>
 120 #include <linux/module.h>
 121 #include <linux/kernel.h>
 122 #include <linux/delay.h>
 123 #include <linux/timer.h>
 124 #include <linux/mm.h>
 125 #include <linux/ioport.h>
 126 #include <linux/blkdev.h>
 127 #include <linux/hdreg.h>
 128
 129 #include <linux/interrupt.h>
 130 #include <linux/pci.h>
 131 #include <linux/init.h>
 132 #include <linux/ide.h>
 133
 134 #include <asm/uaccess.h>
 135 #include <asm/io.h>
 136 #include <asm/irq.h>
 137
 138 /* various tuning parameters */
 139 #define HPT_RESET_STATE_ENGINE
 140 #undef  HPT_DELAY_INTERRUPT
 141 #define HPT_SERIALIZE_IO        0
 142
 143 static const char *quirk_drives[] = {
 144         "QUANTUM FIREBALLlct08 08",
 145         "QUANTUM FIREBALLP KA6.4",
 146         "QUANTUM FIREBALLP LM20.4",
 147         "QUANTUM FIREBALLP LM20.5",
 148         NULL
 149 };
 150
 151 static const char *bad_ata100_5[] = {
 152         "IBM-DTLA-307075",
 153         "IBM-DTLA-307060",
 154         "IBM-DTLA-307045",
 155         "IBM-DTLA-307030",
 156         "IBM-DTLA-307020",
 157         "IBM-DTLA-307015",
 158         "IBM-DTLA-305040",
 159         "IBM-DTLA-305030",
 160         "IBM-DTLA-305020",
 161         "IC35L010AVER07-0",
 162         "IC35L020AVER07-0",
 163         "IC35L030AVER07-0",
 164         "IC35L040AVER07-0",
 165         "IC35L060AVER07-0",
 166         "WDC AC310200R",
 167         NULL
 168 };
 169
 170 static const char *bad_ata66_4[] = {
 171         "IBM-DTLA-307075",
 172         "IBM-DTLA-307060",
 173         "IBM-DTLA-307045",
 174         "IBM-DTLA-307030",
 175         "IBM-DTLA-307020",
 176         "IBM-DTLA-307015",
 177         "IBM-DTLA-305040",
 178         "IBM-DTLA-305030",
 179         "IBM-DTLA-305020",
 180         "IC35L010AVER07-0",
 181         "IC35L020AVER07-0",
 182         "IC35L030AVER07-0",
 183         "IC35L040AVER07-0",
 184         "IC35L060AVER07-0",
 185         "WDC AC310200R",
 186         "MAXTOR STM3320620A",
 187         NULL
 188 };
 189
 190 static const char *bad_ata66_3[] = {
 191         "WDC AC310200R",
 192         NULL
 193 };
 194
 195 static const char *bad_ata33[] = {
 196         "Maxtor 92720U8", "Maxtor 92040U6", "Maxtor 91360U4", "Maxtor 91020U3", "Maxtor 90845U3", "Maxtor 90650U2",
 197         "Maxtor 91360D8", "Maxtor 91190D7", "Maxtor 91020D6", "Maxtor 90845D5", "Maxtor 90680D4", "Maxtor 90510D3", "Maxtor 90340D2",
 198         "Maxtor 91152D8", "Maxtor 91008D7", "Maxtor 90845D6", "Maxtor 90840D6", "Maxtor 90720D5", "Maxtor 90648D5", "Maxtor 90576D4",
 199         "Maxtor 90510D4",
 200         "Maxtor 90432D3", "Maxtor 90288D2", "Maxtor 90256D2",
 201         "Maxtor 91000D8", "Maxtor 90910D8", "Maxtor 90875D7", "Maxtor 90840D7", "Maxtor 90750D6", "Maxtor 90625D5", "Maxtor 90500D4",
 202         "Maxtor 91728D8", "Maxtor 91512D7", "Maxtor 91303D6", "Maxtor 91080D5", "Maxtor 90845D4", "Maxtor 90680D4", "Maxtor 90648D3", "Maxtor 90432D2",
 203         NULL
 204 };
 205
 206 static u8 xfer_speeds[] = {
 207         XFER_UDMA_6,
 208         XFER_UDMA_5,
 209         XFER_UDMA_4,
 210         XFER_UDMA_3,
 211         XFER_UDMA_2,
 212         XFER_UDMA_1,
 213         XFER_UDMA_0,
 214
 215         XFER_MW_DMA_2,
 216         XFER_MW_DMA_1,
 217         XFER_MW_DMA_0,
 218
 219         XFER_PIO_4,
 220         XFER_PIO_3,
 221         XFER_PIO_2,
 222         XFER_PIO_1,
 223         XFER_PIO_0
 224 };
 225
 226 /* Key for bus clock timings
 227  * 36x   37x
 228  * bits  bits
 229  * 0:3   0:3    data_high_time. Inactive time of DIOW_/DIOR_ for PIO and MW DMA.
 230  *              cycles = value + 1
 231  * 4:7   4:8    data_low_time. Active time of DIOW_/DIOR_ for PIO and MW DMA.
 232  *              cycles = value + 1
 233  * 8:11  9:12   cmd_high_time. Inactive time of DIOW_/DIOR_ during task file
 234  *              register access.
 235  * 12:15 13:17  cmd_low_time. Active time of DIOW_/DIOR_ during task file
 236  *              register access.
 237  * 16:18 18:20  udma_cycle_time. Clock cycles for UDMA xfer.
 238  * -     21     CLK frequency: 0=ATA clock, 1=dual ATA clock.
 239  * 19:21 22:24  pre_high_time. Time to initialize the 1st cycle for PIO and
 240  *              MW DMA xfer.
 241  * 22:24 25:27  cmd_pre_high_time. Time to initialize the 1st PIO cycle for
 242  *              task file register access.
 243  * 28    28     UDMA enable.
 244  * 29    29     DMA  enable.
 245  * 30    30     PIO MST enable. If set, the chip is in bus master mode during
 246  *              PIO xfer.
 247  * 31    31     FIFO enable.
 248  */
 249
 250 static u32 forty_base_hpt36x[] = {
 251         /* XFER_UDMA_6 */       0x900fd943,
 252         /* XFER_UDMA_5 */       0x900fd943,
 253         /* XFER_UDMA_4 */       0x900fd943,
 254         /* XFER_UDMA_3 */       0x900ad943,
 255         /* XFER_UDMA_2 */       0x900bd943,
 256         /* XFER_UDMA_1 */       0x9008d943,
 257         /* XFER_UDMA_0 */       0x9008d943,
 258
 259         /* XFER_MW_DMA_2 */     0xa008d943,
 260         /* XFER_MW_DMA_1 */     0xa010d955,
 261         /* XFER_MW_DMA_0 */     0xa010d9fc,
 262
 263         /* XFER_PIO_4 */        0xc008d963,
 264         /* XFER_PIO_3 */        0xc010d974,
 265         /* XFER_PIO_2 */        0xc010d997,
 266         /* XFER_PIO_1 */        0xc010d9c7,
 267         /* XFER_PIO_0 */        0xc018d9d9
 268 };
 269
 270 static u32 thirty_three_base_hpt36x[] = {
 271         /* XFER_UDMA_6 */       0x90c9a731,
 272         /* XFER_UDMA_5 */       0x90c9a731,
 273         /* XFER_UDMA_4 */       0x90c9a731,
 274         /* XFER_UDMA_3 */       0x90cfa731,
 275         /* XFER_UDMA_2 */       0x90caa731,
 276         /* XFER_UDMA_1 */       0x90cba731,
 277         /* XFER_UDMA_0 */       0x90c8a731,
 278
 279         /* XFER_MW_DMA_2 */     0xa0c8a731,
 280         /* XFER_MW_DMA_1 */     0xa0c8a732,     /* 0xa0c8a733 */
 281         /* XFER_MW_DMA_0 */     0xa0c8a797,
 282
 283         /* XFER_PIO_4 */        0xc0c8a731,
 284         /* XFER_PIO_3 */        0xc0c8a742,
 285         /* XFER_PIO_2 */        0xc0d0a753,
 286         /* XFER_PIO_1 */        0xc0d0a7a3,     /* 0xc0d0a793 */
 287         /* XFER_PIO_0 */        0xc0d0a7aa      /* 0xc0d0a7a7 */
 288 };
 289
 290 static u32 twenty_five_base_hpt36x[] = {
 291         /* XFER_UDMA_6 */       0x90c98521,
 292         /* XFER_UDMA_5 */       0x90c98521,
 293         /* XFER_UDMA_4 */       0x90c98521,
 294         /* XFER_UDMA_3 */       0x90cf8521,
 295         /* XFER_UDMA_2 */       0x90cf8521,
 296         /* XFER_UDMA_1 */       0x90cb8521,
 297         /* XFER_UDMA_0 */       0x90cb8521,
 298
 299         /* XFER_MW_DMA_2 */     0xa0ca8521,
 300         /* XFER_MW_DMA_1 */     0xa0ca8532,
 301         /* XFER_MW_DMA_0 */     0xa0ca8575,
 302
 303         /* XFER_PIO_4 */        0xc0ca8521,
 304         /* XFER_PIO_3 */        0xc0ca8532,
 305         /* XFER_PIO_2 */        0xc0ca8542,
 306         /* XFER_PIO_1 */        0xc0d08572,
 307         /* XFER_PIO_0 */        0xc0d08585
 308 };
 309
 310 static u32 thirty_three_base_hpt37x[] = {
 311         /* XFER_UDMA_6 */       0x12446231,     /* 0x12646231 ?? */
 312         /* XFER_UDMA_5 */       0x12446231,
 313         /* XFER_UDMA_4 */       0x12446231,
 314         /* XFER_UDMA_3 */       0x126c6231,
 315         /* XFER_UDMA_2 */       0x12486231,
 316         /* XFER_UDMA_1 */       0x124c6233,
 317         /* XFER_UDMA_0 */       0x12506297,
 318
 319         /* XFER_MW_DMA_2 */     0x22406c31,
 320         /* XFER_MW_DMA_1 */     0x22406c33,
 321         /* XFER_MW_DMA_0 */     0x22406c97,
 322
 323         /* XFER_PIO_4 */        0x06414e31,
 324         /* XFER_PIO_3 */        0x06414e42,
 325         /* XFER_PIO_2 */        0x06414e53,
 326         /* XFER_PIO_1 */        0x06814e93,
 327         /* XFER_PIO_0 */        0x06814ea7
 328 };
 329
 330 static u32 fifty_base_hpt37x[] = {
 331         /* XFER_UDMA_6 */       0x12848242,
 332         /* XFER_UDMA_5 */       0x12848242,
 333         /* XFER_UDMA_4 */       0x12ac8242,
 334         /* XFER_UDMA_3 */       0x128c8242,
 335         /* XFER_UDMA_2 */       0x120c8242,
 336         /* XFER_UDMA_1 */       0x12148254,
 337         /* XFER_UDMA_0 */       0x121882ea,
 338
 339         /* XFER_MW_DMA_2 */     0x22808242,
 340         /* XFER_MW_DMA_1 */     0x22808254,
 341         /* XFER_MW_DMA_0 */     0x228082ea,
 342
 343         /* XFER_PIO_4 */        0x0a81f442,
 344         /* XFER_PIO_3 */        0x0a81f443,
 345         /* XFER_PIO_2 */        0x0a81f454,
 346         /* XFER_PIO_1 */        0x0ac1f465,
 347         /* XFER_PIO_0 */        0x0ac1f48a
 348 };
 349
 350 static u32 sixty_six_base_hpt37x[] = {
 351         /* XFER_UDMA_6 */       0x1c869c62,
 352         /* XFER_UDMA_5 */       0x1cae9c62,     /* 0x1c8a9c62 */
 353         /* XFER_UDMA_4 */       0x1c8a9c62,
 354         /* XFER_UDMA_3 */       0x1c8e9c62,
 355         /* XFER_UDMA_2 */       0x1c929c62,
 356         /* XFER_UDMA_1 */       0x1c9a9c62,
 357         /* XFER_UDMA_0 */       0x1c829c62,
 358
 359         /* XFER_MW_DMA_2 */     0x2c829c62,
 360         /* XFER_MW_DMA_1 */     0x2c829c66,
 361         /* XFER_MW_DMA_0 */     0x2c829d2e,
 362
 363         /* XFER_PIO_4 */        0x0c829c62,
 364         /* XFER_PIO_3 */        0x0c829c84,
 365         /* XFER_PIO_2 */        0x0c829ca6,
 366         /* XFER_PIO_1 */        0x0d029d26,
 367         /* XFER_PIO_0 */        0x0d029d5e
 368 };
 369
 370 #define HPT366_DEBUG_DRIVE_INFO         0
 371 #define HPT371_ALLOW_ATA133_6           1
 372 #define HPT302_ALLOW_ATA133_6           1
 373 #define HPT372_ALLOW_ATA133_6           1
 374 #define HPT370_ALLOW_ATA100_5           0
 375 #define HPT366_ALLOW_ATA66_4            1
 376 #define HPT366_ALLOW_ATA66_3            1
 377 #define HPT366_MAX_DEVS                 8
 378
 379 /* Supported ATA clock frequencies */
 380 enum ata_clock {
 381         ATA_CLOCK_25MHZ,
 382         ATA_CLOCK_33MHZ,
 383         ATA_CLOCK_40MHZ,
 384         ATA_CLOCK_50MHZ,
 385         ATA_CLOCK_66MHZ,
 386         NUM_ATA_CLOCKS
 387 };
 388
 389 /*
 390  *      Hold all the HighPoint chip information in one place.
 391  */
 392
 393 struct hpt_info {
 394         u8 chip_type;           /* Chip type */
 395         u8 max_ultra;           /* Max. UltraDMA mode allowed */
 396         u8 dpll_clk;            /* DPLL clock in MHz */
 397         u8 pci_clk;             /* PCI  clock in MHz */
 398         u32 **settings;         /* Chipset settings table */
 399 };
 400
 401 /* Supported HighPoint chips */
 402 enum {
 403         HPT36x,
 404         HPT370,
 405         HPT370A,
 406         HPT374,
 407         HPT372,
 408         HPT372A,
 409         HPT302,
 410         HPT371,
 411         HPT372N,
 412         HPT302N,
 413         HPT371N
 414 };
 415
 416 static u32 *hpt36x_settings[NUM_ATA_CLOCKS] = {
 417         twenty_five_base_hpt36x,
 418         thirty_three_base_hpt36x,
 419         forty_base_hpt36x,
 420         NULL,
 421         NULL
 422 };
 423
 424 static u32 *hpt37x_settings[NUM_ATA_CLOCKS] = {
 425         NULL,
 426         thirty_three_base_hpt37x,
 427         NULL,
 428         fifty_base_hpt37x,
 429         sixty_six_base_hpt37x
 430 };
 431
 432 static struct hpt_info hpt36x __devinitdata = {
 433         .chip_type      = HPT36x,
 434         .max_ultra      = HPT366_ALLOW_ATA66_3 ? (HPT366_ALLOW_ATA66_4 ? 4 : 3) : 2,
 435         .dpll_clk       = 0,    /* no DPLL */
 436         .settings       = hpt36x_settings
 437 };
 438
 439 static struct hpt_info hpt370 __devinitdata = {
 440         .chip_type      = HPT370,
 441         .max_ultra      = HPT370_ALLOW_ATA100_5 ? 5 : 4,
 442         .dpll_clk       = 48,
 443         .settings       = hpt37x_settings
 444 };
 445
 446 static struct hpt_info hpt370a __devinitdata = {
 447         .chip_type      = HPT370A,
 448         .max_ultra      = HPT370_ALLOW_ATA100_5 ? 5 : 4,
 449         .dpll_clk       = 48,
 450         .settings       = hpt37x_settings
 451 };
 452
 453 static struct hpt_info hpt374 __devinitdata = {
 454         .chip_type      = HPT374,
 455         .max_ultra      = 5,
 456         .dpll_clk       = 48,
 457         .settings       = hpt37x_settings
 458 };
 459
 460 static struct hpt_info hpt372 __devinitdata = {
 461         .chip_type      = HPT372,
 462         .max_ultra      = HPT372_ALLOW_ATA133_6 ? 6 : 5,
 463         .dpll_clk       = 55,
 464         .settings       = hpt37x_settings
 465 };
 466
 467 static struct hpt_info hpt372a __devinitdata = {
 468         .chip_type      = HPT372A,
 469         .max_ultra      = HPT372_ALLOW_ATA133_6 ? 6 : 5,
 470         .dpll_clk       = 66,
 471         .settings       = hpt37x_settings
 472 };
 473
 474 static struct hpt_info hpt302 __devinitdata = {
 475         .chip_type      = HPT302,
 476         .max_ultra      = HPT372_ALLOW_ATA133_6 ? 6 : 5,
 477         .dpll_clk       = 66,
 478         .settings       = hpt37x_settings
 479 };
 480
 481 static struct hpt_info hpt371 __devinitdata = {
 482         .chip_type      = HPT371,
 483         .max_ultra      = HPT371_ALLOW_ATA133_6 ? 6 : 5,
 484         .dpll_clk       = 66,
 485         .settings       = hpt37x_settings
 486 };
 487
 488 static struct hpt_info hpt372n __devinitdata = {
 489         .chip_type      = HPT372N,
 490         .max_ultra      = HPT372_ALLOW_ATA133_6 ? 6 : 5,
 491         .dpll_clk       = 77,
 492         .settings       = hpt37x_settings
 493 };
 494
 495 static struct hpt_info hpt302n __devinitdata = {
 496         .chip_type      = HPT302N,
 497         .max_ultra      = HPT302_ALLOW_ATA133_6 ? 6 : 5,
 498         .dpll_clk       = 77,
 499         .settings       = hpt37x_settings
 500 };
 501
 502 static struct hpt_info hpt371n __devinitdata = {
 503         .chip_type      = HPT371N,
 504         .max_ultra      = HPT371_ALLOW_ATA133_6 ? 6 : 5,
 505         .dpll_clk       = 77,
 506         .settings       = hpt37x_settings
 507 };
 508
 509 static int check_in_drive_list(ide_drive_t *drive, const char **list)
 510 {
 511         struct hd_driveid *id = drive->id;
 512
 513         while (*list)
 514                 if (!strcmp(*list++,id->model))
 515                         return 1;
 516         return 0;
 517 }
 518
 519 /*
 520  *      Note for the future; the SATA hpt37x we must set
 521  *      either PIO or UDMA modes 0,4,5
 522  */
 523
 524 static u8 hpt3xx_udma_filter(ide_drive_t *drive)
 525 {
 526         struct hpt_info *info   = pci_get_drvdata(HWIF(drive)->pci_dev);
 527         u8 mask;
 528
 529         switch (info->chip_type) {
 530         case HPT370A:
 531                 if (!HPT370_ALLOW_ATA100_5 ||
 532                     check_in_drive_list(drive, bad_ata100_5))
 533                         return 0x1f;
 534                 else
 535                         return 0x3f;
 536         case HPT370:
 537                 if (!HPT370_ALLOW_ATA100_5 ||
 538                     check_in_drive_list(drive, bad_ata100_5))
 539                         mask = 0x1f;
 540                 else
 541                         mask = 0x3f;
 542                 break;
 543         case HPT36x:
 544                 if (!HPT366_ALLOW_ATA66_4 ||
 545                     check_in_drive_list(drive, bad_ata66_4))
 546                         mask = 0x0f;
 547                 else
 548                         mask = 0x1f;
 549
 550                 if (!HPT366_ALLOW_ATA66_3 ||
 551                     check_in_drive_list(drive, bad_ata66_3))
 552                         mask = 0x07;
 553                 break;
 554         default:
 555                 return 0x7f;
 556         }
 557
 558         return check_in_drive_list(drive, bad_ata33) ? 0x00 : mask;
 559 }
 560
 561 static u32 get_speed_setting(u8 speed, struct hpt_info *info)
 562 {
 563         int i;
 564
 565         /*
 566          * Lookup the transfer mode table to get the index into
 567          * the timing table.
 568          *
 569          * NOTE: For XFER_PIO_SLOW, PIO mode 0 timings will be used.
 570          */
 571         for (i = 0; i < ARRAY_SIZE(xfer_speeds) - 1; i++)
 572                 if (xfer_speeds[i] == speed)
 573                         break;
 574         /*
 575          * NOTE: info->settings only points to the pointer
 576          * to the list of the actual register values
 577          */
 578         return (*info->settings)[i];
 579 }
 580
 581 static int hpt36x_tune_chipset(ide_drive_t *drive, u8 xferspeed)
 582 {
 583         ide_hwif_t *hwif        = HWIF(drive);
 584         struct pci_dev  *dev    = hwif->pci_dev;
 585         struct hpt_info *info   = pci_get_drvdata(dev);
 586         u8  speed               = ide_rate_filter(drive, xferspeed);
 587         u8  itr_addr            = drive->dn ? 0x44 : 0x40;
 588         u32 old_itr             = 0;
 589         u32 itr_mask, new_itr;
 590
 591         /* TODO: move this to ide_rate_filter() [ check ->atapi_dma ] */
 592         if (drive->media != ide_disk)
 593                 speed = min_t(u8, speed, XFER_PIO_4);
 594
 595         itr_mask = speed < XFER_MW_DMA_0 ? 0x30070000 :
 596                   (speed < XFER_UDMA_0   ? 0xc0070000 : 0xc03800ff);
 597
 598         new_itr = get_speed_setting(speed, info);
 599
 600         /*
 601          * Disable on-chip PIO FIFO/buffer (and PIO MST mode as well)
 602          * to avoid problems handling I/O errors later
 603          */
 604         pci_read_config_dword(dev, itr_addr, &old_itr);
 605         new_itr  = (new_itr & ~itr_mask) | (old_itr & itr_mask);
 606         new_itr &= ~0xc0000000;
 607
 608         pci_write_config_dword(dev, itr_addr, new_itr);
 609
 610         return ide_config_drive_speed(drive, speed);
 611 }
 612
 613 static int hpt37x_tune_chipset(ide_drive_t *drive, u8 xferspeed)
 614 {
 615         ide_hwif_t *hwif        = HWIF(drive);
 616         struct pci_dev  *dev    = hwif->pci_dev;
 617         struct hpt_info *info   = pci_get_drvdata(dev);
 618         u8  speed               = ide_rate_filter(drive, xferspeed);
 619         u8  itr_addr            = 0x40 + (drive->dn * 4);
 620         u32 old_itr             = 0;
 621         u32 itr_mask, new_itr;
 622
 623         /* TODO: move this to ide_rate_filter() [ check ->atapi_dma ] */
 624         if (drive->media != ide_disk)
 625                 speed = min_t(u8, speed, XFER_PIO_4);
 626
 627         itr_mask = speed < XFER_MW_DMA_0 ? 0x303c0000 :
 628                   (speed < XFER_UDMA_0   ? 0xc03c0000 : 0xc1c001ff);
 629
 630         new_itr = get_speed_setting(speed, info);
 631
 632         pci_read_config_dword(dev, itr_addr, &old_itr);
 633         new_itr = (new_itr & ~itr_mask) | (old_itr & itr_mask);
 634
 635         if (speed < XFER_MW_DMA_0)
 636                 new_itr &= ~0x80000000; /* Disable on-chip PIO FIFO/buffer */
 637         pci_write_config_dword(dev, itr_addr, new_itr);
 638
 639         return ide_config_drive_speed(drive, speed);
 640 }
 641
 642 static int hpt3xx_tune_chipset(ide_drive_t *drive, u8 speed)
 643 {
 644         ide_hwif_t *hwif        = HWIF(drive);
 645         struct hpt_info *info   = pci_get_drvdata(hwif->pci_dev);
 646
 647         if (info->chip_type >= HPT370)
 648                 return hpt37x_tune_chipset(drive, speed);
 649         else    /* hpt368: hpt_minimum_revision(dev, 2) */
 650                 return hpt36x_tune_chipset(drive, speed);
 651 }
 652
 653 static void hpt3xx_tune_drive(ide_drive_t *drive, u8 pio)
 654 {
 655         pio = ide_get_best_pio_mode(drive, pio, 4);
 656         (void) hpt3xx_tune_chipset (drive, XFER_PIO_0 + pio);
 657 }
 658
 659 static int hpt3xx_quirkproc(ide_drive_t *drive)
 660 {
 661         struct hd_driveid *id   = drive->id;
 662         const  char **list      = quirk_drives;
 663
 664         while (*list)
 665                 if (strstr(id->model, *list++))
 666                         return 1;
 667         return 0;
 668 }
 669
 670 static void hpt3xx_intrproc(ide_drive_t *drive)
 671 {
 672         ide_hwif_t *hwif = HWIF(drive);
 673
 674         if (drive->quirk_list)
 675                 return;
 676         /* drives in the quirk_list may not like intr setups/cleanups */
 677         hwif->OUTB(drive->ctl | 2, IDE_CONTROL_REG);
 678 }
 679
 680 static void hpt3xx_maskproc(ide_drive_t *drive, int mask)
 681 {
 682         ide_hwif_t *hwif        = HWIF(drive);
 683         struct pci_dev  *dev    = hwif->pci_dev;
 684         struct hpt_info *info   = pci_get_drvdata(dev);
 685
 686         if (drive->quirk_list) {
 687                 if (info->chip_type >= HPT370) {
 688                         u8 scr1 = 0;
 689
 690                         pci_read_config_byte(dev, 0x5a, &scr1);
 691                         if (((scr1 & 0x10) >> 4) != mask) {
 692                                 if (mask)
 693                                         scr1 |=  0x10;
 694                                 else
 695                                         scr1 &= ~0x10;
 696                                 pci_write_config_byte(dev, 0x5a, scr1);
 697                         }
 698                 } else {
 699                         if (mask)
 700                                 disable_irq(hwif->irq);
 701                         else
 702                                 enable_irq (hwif->irq);
 703                 }
 704         } else
 705                 hwif->OUTB(mask ? (drive->ctl | 2) : (drive->ctl & ~2),
 706                            IDE_CONTROL_REG);
 707 }
 708
 709 static int hpt366_config_drive_xfer_rate(ide_drive_t *drive)
 710 {
 711         drive->init_speed = 0;
 712
 713         if (ide_tune_dma(drive))
 714                 return 0;
 715
 716         if (ide_use_fast_pio(drive))
 717                 hpt3xx_tune_drive(drive, 255);
 718
 719         return -1;
 720 }
 721
 722 /*
 723  * This is specific to the HPT366 UDMA chipset
 724  * by HighPoint|Triones Technologies, Inc.
 725  */
 726 static void hpt366_dma_lost_irq(ide_drive_t *drive)
 727 {
 728         struct pci_dev *dev = HWIF(drive)->pci_dev;
 729         u8 mcr1 = 0, mcr3 = 0, scr1 = 0;
 730
 731         pci_read_config_byte(dev, 0x50, &mcr1);
 732         pci_read_config_byte(dev, 0x52, &mcr3);
 733         pci_read_config_byte(dev, 0x5a, &scr1);
 734         printk("%s: (%s)  mcr1=0x%02x, mcr3=0x%02x, scr1=0x%02x\n",
 735                 drive->name, __FUNCTION__, mcr1, mcr3, scr1);
 736         if (scr1 & 0x10)
 737                 pci_write_config_byte(dev, 0x5a, scr1 & ~0x10);
 738         ide_dma_lost_irq(drive);
 739 }
 740
 741 static void hpt370_clear_engine(ide_drive_t *drive)
 742 {
 743         ide_hwif_t *hwif = HWIF(drive);
 744
 745         pci_write_config_byte(hwif->pci_dev, hwif->select_data, 0x37);
 746         udelay(10);
 747 }
 748
 749 static void hpt370_irq_timeout(ide_drive_t *drive)
 750 {
 751         ide_hwif_t *hwif        = HWIF(drive);
 752         u16 bfifo               = 0;
 753         u8  dma_cmd;
 754
 755         pci_read_config_word(hwif->pci_dev, hwif->select_data + 2, &bfifo);
 756         printk(KERN_DEBUG "%s: %d bytes in FIFO\n", drive->name, bfifo & 0x1ff);
 757
 758         /* get DMA command mode */
 759         dma_cmd = hwif->INB(hwif->dma_command);
 760         /* stop DMA */
 761         hwif->OUTB(dma_cmd & ~0x1, hwif->dma_command);
 762         hpt370_clear_engine(drive);
 763 }
 764
 765 static void hpt370_ide_dma_start(ide_drive_t *drive)
 766 {
 767 #ifdef HPT_RESET_STATE_ENGINE
 768         hpt370_clear_engine(drive);
 769 #endif
 770         ide_dma_start(drive);
 771 }
 772
 773 static int hpt370_ide_dma_end(ide_drive_t *drive)
 774 {
 775         ide_hwif_t *hwif        = HWIF(drive);
 776         u8  dma_stat            = hwif->INB(hwif->dma_status);
 777
 778         if (dma_stat & 0x01) {
 779                 /* wait a little */
 780                 udelay(20);
 781                 dma_stat = hwif->INB(hwif->dma_status);
 782                 if (dma_stat & 0x01)
 783                         hpt370_irq_timeout(drive);
 784         }
 785         return __ide_dma_end(drive);
 786 }
 787
 788 static void hpt370_dma_timeout(ide_drive_t *drive)
 789 {
 790         hpt370_irq_timeout(drive);
 791         ide_dma_timeout(drive);
 792 }
 793
 794 /* returns 1 if DMA IRQ issued, 0 otherwise */
 795 static int hpt374_ide_dma_test_irq(ide_drive_t *drive)
 796 {
 797         ide_hwif_t *hwif        = HWIF(drive);
 798         u16 bfifo               = 0;
 799         u8  dma_stat;
 800
 801         pci_read_config_word(hwif->pci_dev, hwif->select_data + 2, &bfifo);
 802         if (bfifo & 0x1FF) {
 803 //              printk("%s: %d bytes in FIFO\n", drive->name, bfifo);
 804                 return 0;
 805         }
 806
 807         dma_stat = inb(hwif->dma_status);
 808         /* return 1 if INTR asserted */
 809         if (dma_stat & 4)
 810                 return 1;
 811
 812         if (!drive->waiting_for_dma)
 813                 printk(KERN_WARNING "%s: (%s) called while not waiting\n",
 814                                 drive->name, __FUNCTION__);
 815         return 0;
 816 }
 817
 818 static int hpt374_ide_dma_end(ide_drive_t *drive)
 819 {
 820         ide_hwif_t *hwif        = HWIF(drive);
 821         struct pci_dev  *dev    = hwif->pci_dev;
 822         u8 mcr  = 0, mcr_addr   = hwif->select_data;
 823         u8 bwsr = 0, mask       = hwif->channel ? 0x02 : 0x01;
 824
 825         pci_read_config_byte(dev, 0x6a, &bwsr);
 826         pci_read_config_byte(dev, mcr_addr, &mcr);
 827         if (bwsr & mask)
 828                 pci_write_config_byte(dev, mcr_addr, mcr | 0x30);
 829         return __ide_dma_end(drive);
 830 }
 831
 832 /**
 833  *      hpt3xxn_set_clock       -       perform clock switching dance
 834  *      @hwif: hwif to switch
 835  *      @mode: clocking mode (0x21 for write, 0x23 otherwise)
 836  *
 837  *      Switch the DPLL clock on the HPT3xxN devices. This is a right mess.
 838  */
 839
 840 static void hpt3xxn_set_clock(ide_hwif_t *hwif, u8 mode)
 841 {
 842         u8 scr2 = hwif->INB(hwif->dma_master + 0x7b);
 843
 844         if ((scr2 & 0x7f) == mode)
 845                 return;
 846
 847         /* Tristate the bus */
 848         hwif->OUTB(0x80, hwif->dma_master + 0x73);
 849         hwif->OUTB(0x80, hwif->dma_master + 0x77);
 850
 851         /* Switch clock and reset channels */
 852         hwif->OUTB(mode, hwif->dma_master + 0x7b);
 853         hwif->OUTB(0xc0, hwif->dma_master + 0x79);
 854
 855         /*
 856          * Reset the state machines.
 857          * NOTE: avoid accidentally enabling the disabled channels.
 858          */
 859         hwif->OUTB(hwif->INB(hwif->dma_master + 0x70) | 0x32,
 860                    hwif->dma_master + 0x70);
 861         hwif->OUTB(hwif->INB(hwif->dma_master + 0x74) | 0x32,
 862                    hwif->dma_master + 0x74);
 863
 864         /* Complete reset */
 865         hwif->OUTB(0x00, hwif->dma_master + 0x79);
 866
 867         /* Reconnect channels to bus */
 868         hwif->OUTB(0x00, hwif->dma_master + 0x73);
 869         hwif->OUTB(0x00, hwif->dma_master + 0x77);
 870 }
 871
 872 /**
 873  *      hpt3xxn_rw_disk         -       prepare for I/O
 874  *      @drive: drive for command
 875  *      @rq: block request structure
 876  *
 877  *      This is called when a disk I/O is issued to HPT3xxN.
 878  *      We need it because of the clock switching.
 879  */
 880
 881 static void hpt3xxn_rw_disk(ide_drive_t *drive, struct request *rq)
 882 {
 883         hpt3xxn_set_clock(HWIF(drive), rq_data_dir(rq) ? 0x23 : 0x21);
 884 }
 885
 886 /*
 887  * Set/get power state for a drive.
 888  * NOTE: affects both drives on each channel.
 889  *
 890  * When we turn the power back on, we need to re-initialize things.
 891  */
 892 #define TRISTATE_BIT  0x8000
 893
 894 static int hpt3xx_busproc(ide_drive_t *drive, int state)
 895 {
 896         ide_hwif_t *hwif        = HWIF(drive);
 897         struct pci_dev *dev     = hwif->pci_dev;
 898         u8  mcr_addr            = hwif->select_data + 2;
 899         u8  resetmask           = hwif->channel ? 0x80 : 0x40;
 900         u8  bsr2                = 0;
 901         u16 mcr                 = 0;
 902
 903         hwif->bus_state = state;
 904
 905         /* Grab the status. */
 906         pci_read_config_word(dev, mcr_addr, &mcr);
 907         pci_read_config_byte(dev, 0x59, &bsr2);
 908
 909         /*
 910          * Set the state. We don't set it if we don't need to do so.
 911          * Make sure that the drive knows that it has failed if it's off.
 912          */
 913         switch (state) {
 914         case BUSSTATE_ON:
 915                 if (!(bsr2 & resetmask))
 916                         return 0;
 917                 hwif->drives[0].failures = hwif->drives[1].failures = 0;
 918
 919                 pci_write_config_byte(dev, 0x59, bsr2 & ~resetmask);
 920                 pci_write_config_word(dev, mcr_addr, mcr & ~TRISTATE_BIT);
 921                 return 0;
 922         case BUSSTATE_OFF:
 923                 if ((bsr2 & resetmask) && !(mcr & TRISTATE_BIT))
 924                         return 0;
 925                 mcr &= ~TRISTATE_BIT;
 926                 break;
 927         case BUSSTATE_TRISTATE:
 928                 if ((bsr2 & resetmask) &&  (mcr & TRISTATE_BIT))
 929                         return 0;
 930                 mcr |= TRISTATE_BIT;
 931                 break;
 932         default:
 933                 return -EINVAL;
 934         }
 935
 936         hwif->drives[0].failures = hwif->drives[0].max_failures + 1;
 937         hwif->drives[1].failures = hwif->drives[1].max_failures + 1;
 938
 939         pci_write_config_word(dev, mcr_addr, mcr);
 940         pci_write_config_byte(dev, 0x59, bsr2 | resetmask);
 941         return 0;
 942 }
 943
 944 /**
 945  *      hpt37x_calibrate_dpll   -       calibrate the DPLL
 946  *      @dev: PCI device
 947  *
 948  *      Perform a calibration cycle on the DPLL.
 949  *      Returns 1 if this succeeds
 950  */
 951 static int __devinit hpt37x_calibrate_dpll(struct pci_dev *dev, u16 f_low, u16 f_high)
 952 {
 953         u32 dpll = (f_high << 16) | f_low | 0x100;
 954         u8  scr2;
 955         int i;
 956
 957         pci_write_config_dword(dev, 0x5c, dpll);
 958
 959         /* Wait for oscillator ready */
 960         for(i = 0; i < 0x5000; ++i) {
 961                 udelay(50);
 962                 pci_read_config_byte(dev, 0x5b, &scr2);
 963                 if (scr2 & 0x80)
 964                         break;
 965         }
 966         /* See if it stays ready (we'll just bail out if it's not yet) */
 967         for(i = 0; i < 0x1000; ++i) {
 968                 pci_read_config_byte(dev, 0x5b, &scr2);
 969                 /* DPLL destabilized? */
 970                 if(!(scr2 & 0x80))
 971                         return 0;
 972         }
 973         /* Turn off tuning, we have the DPLL set */
 974         pci_read_config_dword (dev, 0x5c, &dpll);
 975         pci_write_config_dword(dev, 0x5c, (dpll & ~0x100));
 976         return 1;
 977 }
 978
 979 static unsigned int __devinit init_chipset_hpt366(struct pci_dev *dev, const char *name)
 980 {
 981         struct hpt_info *info   = kmalloc(sizeof(struct hpt_info), GFP_KERNEL);
 982         unsigned long io_base   = pci_resource_start(dev, 4);
 983         u8 pci_clk,  dpll_clk   = 0;    /* PCI and DPLL clock in MHz */
 984         enum ata_clock  clock;
 985
 986         if (info == NULL) {
 987                 printk(KERN_ERR "%s: out of memory!\n", name);
 988                 return -ENOMEM;
 989         }
 990
 991         /*
 992          * Copy everything from a static "template" structure
 993          * to just allocated per-chip hpt_info structure.
 994          */
 995         *info = *(struct hpt_info *)pci_get_drvdata(dev);
 996
 997         pci_write_config_byte(dev, PCI_CACHE_LINE_SIZE, (L1_CACHE_BYTES / 4));
 998         pci_write_config_byte(dev, PCI_LATENCY_TIMER, 0x78);
 999         pci_write_config_byte(dev, PCI_MIN_GNT, 0x08);
1000         pci_write_config_byte(dev, PCI_MAX_LAT, 0x08);
1001
1002         /*
1003          * First, try to estimate the PCI clock frequency...
1004          */
1005         if (info->chip_type >= HPT370) {
1006                 u8  scr1  = 0;
1007                 u16 f_cnt = 0;
1008                 u32 temp  = 0;
1009
1010                 /* Interrupt force enable. */
1011                 pci_read_config_byte(dev, 0x5a, &scr1);
1012                 if (scr1 & 0x10)
1013                         pci_write_config_byte(dev, 0x5a, scr1 & ~0x10);
1014
1015                 /*
1016                  * HighPoint does this for HPT372A.
1017                  * NOTE: This register is only writeable via I/O space.
1018                  */
1019                 if (info->chip_type == HPT372A)
1020                         outb(0x0e, io_base + 0x9c);
1021
1022                 /*
1023                  * Default to PCI clock. Make sure MA15/16 are set to output
1024                  * to prevent drives having problems with 40-pin cables.
1025                  */
1026                 pci_write_config_byte(dev, 0x5b, 0x23);
1027
1028                 /*
1029                  * We'll have to read f_CNT value in order to determine
1030                  * the PCI clock frequency according to the following ratio:
1031                  *
1032                  * f_CNT = Fpci * 192 / Fdpll
1033                  *
1034                  * First try reading the register in which the HighPoint BIOS
1035                  * saves f_CNT value before  reprogramming the DPLL from its
1036                  * default setting (which differs for the various chips).
1037                  * NOTE: This register is only accessible via I/O space.
1038                  *
1039                  * In case the signature check fails, we'll have to resort to
1040                  * reading the f_CNT register itself in hopes that nobody has
1041                  * touched the DPLL yet...
1042                  */
1043                 temp = inl(io_base + 0x90);
1044                 if ((temp & 0xFFFFF000) != 0xABCDE000) {
1045                         int i;
1046
1047                         printk(KERN_WARNING "%s: no clock data saved by BIOS\n",
1048                                name);
1049
1050                         /* Calculate the average value of f_CNT. */
1051                         for (temp = i = 0; i < 128; i++) {
1052                                 pci_read_config_word(dev, 0x78, &f_cnt);
1053                                 temp += f_cnt & 0x1ff;
1054                                 mdelay(1);
1055                         }
1056                         f_cnt = temp / 128;
1057                 } else
1058                         f_cnt = temp & 0x1ff;
1059
1060                 dpll_clk = info->dpll_clk;
1061                 pci_clk  = (f_cnt * dpll_clk) / 192;
1062
1063                 /* Clamp PCI clock to bands. */
1064                 if (pci_clk < 40)
1065                         pci_clk = 33;
1066                 else if(pci_clk < 45)
1067                         pci_clk = 40;
1068                 else if(pci_clk < 55)
1069                         pci_clk = 50;
1070                 else
1071                         pci_clk = 66;
1072
1073                 printk(KERN_INFO "%s: DPLL base: %d MHz, f_CNT: %d, "
1074                        "assuming %d MHz PCI\n", name, dpll_clk, f_cnt, pci_clk);
1075         } else {
1076                 u32 itr1 = 0;
1077
1078                 pci_read_config_dword(dev, 0x40, &itr1);
1079
1080                 /* Detect PCI clock by looking at cmd_high_time. */
1081                 switch((itr1 >> 8) & 0x07) {
1082                         case 0x09:
1083                                 pci_clk = 40;
1084                                 break;
1085                         case 0x05:
1086                                 pci_clk = 25;
1087                                 break;
1088                         case 0x07:
1089                         default:
1090                                 pci_clk = 33;
1091                                 break;
1092                 }
1093         }
1094
1095         /* Let's assume we'll use PCI clock for the ATA clock... */
1096         switch (pci_clk) {
1097                 case 25:
1098                         clock = ATA_CLOCK_25MHZ;
1099                         break;
1100                 case 33:
1101                 default:
1102                         clock = ATA_CLOCK_33MHZ;
1103                         break;
1104                 case 40:
1105                         clock = ATA_CLOCK_40MHZ;
1106                         break;
1107                 case 50:
1108                         clock = ATA_CLOCK_50MHZ;
1109                         break;
1110                 case 66:
1111                         clock = ATA_CLOCK_66MHZ;
1112                         break;
1113         }
1114
1115         /*
1116          * Only try the DPLL if we don't have a table for the PCI clock that
1117          * we are running at for HPT370/A, always use it  for anything newer...
1118          *
1119          * NOTE: Using the internal DPLL results in slow reads on 33 MHz PCI.
1120          * We also  don't like using  the DPLL because this causes glitches
1121          * on PRST-/SRST- when the state engine gets reset...
1122          */
1123         if (info->chip_type >= HPT374 || info->settings[clock] == NULL) {
1124                 u16 f_low, delta = pci_clk < 50 ? 2 : 4;
1125                 int adjust;
1126
1127                  /*
1128                   * Select 66 MHz DPLL clock only if UltraATA/133 mode is
1129                   * supported/enabled, use 50 MHz DPLL clock otherwise...
1130                   */
1131                 if (info->max_ultra == 6) {
1132                         dpll_clk = 66;
1133                         clock = ATA_CLOCK_66MHZ;
1134                 } else if (dpll_clk) {  /* HPT36x chips don't have DPLL */
1135                         dpll_clk = 50;
1136                         clock = ATA_CLOCK_50MHZ;
1137                 }
1138
1139                 if (info->settings[clock] == NULL) {
1140                         printk(KERN_ERR "%s: unknown bus timing!\n", name);
1141                         kfree(info);
1142                         return -EIO;
1143                 }
1144
1145                 /* Select the DPLL clock. */
1146                 pci_write_config_byte(dev, 0x5b, 0x21);
1147
1148                 /*
1149                  * Adjust the DPLL based upon PCI clock, enable it,
1150                  * and wait for stabilization...
1151                  */
1152                 f_low = (pci_clk * 48) / dpll_clk;
1153
1154                 for (adjust = 0; adjust < 8; adjust++) {
1155                         if(hpt37x_calibrate_dpll(dev, f_low, f_low + delta))
1156                                 break;
1157
1158                         /*
1159                          * See if it'll settle at a fractionally different clock
1160                          */
1161                         if (adjust & 1)
1162                                 f_low -= adjust >> 1;
1163                         else
1164                                 f_low += adjust >> 1;
1165                 }
1166                 if (adjust == 8) {
1167                         printk(KERN_ERR "%s: DPLL did not stabilize!\n", name);
1168                         kfree(info);
1169                         return -EIO;
1170                 }
1171
1172                 printk("%s: using %d MHz DPLL clock\n", name, dpll_clk);
1173         } else {
1174                 /* Mark the fact that we're not using the DPLL. */
1175                 dpll_clk = 0;
1176
1177                 printk("%s: using %d MHz PCI clock\n", name, pci_clk);
1178         }
1179
1180         /*
1181          * Advance the table pointer to a slot which points to the list
1182          * of the register values settings matching the clock being used.
1183          */
1184         info->settings += clock;
1185
1186         /* Store the clock frequencies. */
1187         info->dpll_clk  = dpll_clk;
1188         info->pci_clk   = pci_clk;
1189
1190         /* Point to this chip's own instance of the hpt_info structure. */
1191         pci_set_drvdata(dev, info);
1192
1193         if (info->chip_type >= HPT370) {
1194                 u8  mcr1, mcr4;
1195
1196                 /*
1197                  * Reset the state engines.
1198                  * NOTE: Avoid accidentally enabling the disabled channels.
1199                  */
1200                 pci_read_config_byte (dev, 0x50, &mcr1);
1201                 pci_read_config_byte (dev, 0x54, &mcr4);
1202                 pci_write_config_byte(dev, 0x50, (mcr1 | 0x32));
1203                 pci_write_config_byte(dev, 0x54, (mcr4 | 0x32));
1204                 udelay(100);
1205         }
1206
1207         /*
1208          * On  HPT371N, if ATA clock is 66 MHz we must set bit 2 in
1209          * the MISC. register to stretch the UltraDMA Tss timing.
1210          * NOTE: This register is only writeable via I/O space.
1211          */
1212         if (info->chip_type == HPT371N && clock == ATA_CLOCK_66MHZ)
1213
1214                 outb(inb(io_base + 0x9c) | 0x04, io_base + 0x9c);
1215
1216         return dev->irq;
1217 }
1218
1219 static void __devinit init_hwif_hpt366(ide_hwif_t *hwif)
1220 {
1221         struct pci_dev  *dev            = hwif->pci_dev;
1222         struct hpt_info *info           = pci_get_drvdata(dev);
1223         int serialize                   = HPT_SERIALIZE_IO;
1224         u8  scr1 = 0, ata66             = hwif->channel ? 0x01 : 0x02;
1225         u8  chip_type                   = info->chip_type;
1226         u8  new_mcr, old_mcr            = 0;
1227
1228         /* Cache the channel's MISC. control registers' offset */
1229         hwif->select_data               = hwif->channel ? 0x54 : 0x50;
1230
1231         hwif->tuneproc                  = &hpt3xx_tune_drive;
1232         hwif->speedproc                 = &hpt3xx_tune_chipset;
1233         hwif->quirkproc                 = &hpt3xx_quirkproc;
1234         hwif->intrproc                  = &hpt3xx_intrproc;
1235         hwif->maskproc                  = &hpt3xx_maskproc;
1236         hwif->busproc                   = &hpt3xx_busproc;
1237
1238         if (chip_type <= HPT370A)
1239                 hwif->udma_filter       = &hpt3xx_udma_filter;
1240
1241         /*
1242          * HPT3xxN chips have some complications:
1243          *
1244          * - on 33 MHz PCI we must clock switch
1245          * - on 66 MHz PCI we must NOT use the PCI clock
1246          */
1247         if (chip_type >= HPT372N && info->dpll_clk && info->pci_clk < 66) {
1248                 /*
1249                  * Clock is shared between the channels,
1250                  * so we'll have to serialize them... :-(
1251                  */
1252                 serialize = 1;
1253                 hwif->rw_disk = &hpt3xxn_rw_disk;
1254         }
1255
1256         /* Serialize access to this device if needed */
1257         if (serialize && hwif->mate)
1258                 hwif->serialized = hwif->mate->serialized = 1;
1259
1260         /*
1261          * Disable the "fast interrupt" prediction.  Don't hold off
1262          * on interrupts. (== 0x01 despite what the docs say)
1263          */
1264         pci_read_config_byte(dev, hwif->select_data + 1, &old_mcr);
1265
1266         if (info->chip_type >= HPT374)
1267                 new_mcr = old_mcr & ~0x07;
1268         else if (info->chip_type >= HPT370) {
1269                 new_mcr = old_mcr;
1270                 new_mcr &= ~0x02;
1271
1272 #ifdef HPT_DELAY_INTERRUPT
1273                 new_mcr &= ~0x01;
1274 #else
1275                 new_mcr |=  0x01;
1276 #endif
1277         } else                                  /* HPT366 and HPT368  */
1278                 new_mcr = old_mcr & ~0x80;
1279
1280         if (new_mcr != old_mcr)
1281                 pci_write_config_byte(dev, hwif->select_data + 1, new_mcr);
1282
1283         if (!hwif->dma_base) {
1284                 hwif->drives[0].autotune = hwif->drives[1].autotune = 1;
1285                 return;
1286         }
1287
1288         hwif->ultra_mask = hwif->cds->udma_mask;
1289         hwif->mwdma_mask = 0x07;
1290
1291         /*
1292          * The HPT37x uses the CBLID pins as outputs for MA15/MA16
1293          * address lines to access an external EEPROM.  To read valid
1294          * cable detect state the pins must be enabled as inputs.
1295          */
1296         if (chip_type == HPT374 && (PCI_FUNC(dev->devfn) & 1)) {
1297                 /*
1298                  * HPT374 PCI function 1
1299                  * - set bit 15 of reg 0x52 to enable TCBLID as input
1300                  * - set bit 15 of reg 0x56 to enable FCBLID as input
1301                  */
1302                 u8  mcr_addr = hwif->select_data + 2;
1303                 u16 mcr;
1304
1305                 pci_read_config_word (dev, mcr_addr, &mcr);
1306                 pci_write_config_word(dev, mcr_addr, (mcr | 0x8000));
1307                 /* now read cable id register */
1308                 pci_read_config_byte (dev, 0x5a, &scr1);
1309                 pci_write_config_word(dev, mcr_addr, mcr);
1310         } else if (chip_type >= HPT370) {
1311                 /*
1312                  * HPT370/372 and 374 pcifn 0
1313                  * - clear bit 0 of reg 0x5b to enable P/SCBLID as inputs
1314                  */
1315                 u8 scr2 = 0;
1316
1317                 pci_read_config_byte (dev, 0x5b, &scr2);
1318                 pci_write_config_byte(dev, 0x5b, (scr2 & ~1));
1319                 /* now read cable id register */
1320                 pci_read_config_byte (dev, 0x5a, &scr1);
1321                 pci_write_config_byte(dev, 0x5b,  scr2);
1322         } else
1323                 pci_read_config_byte (dev, 0x5a, &scr1);
1324
1325         if (hwif->cbl != ATA_CBL_PATA40_SHORT)
1326                 hwif->cbl = (scr1 & ata66) ? ATA_CBL_PATA40 : ATA_CBL_PATA80;
1327
1328         hwif->ide_dma_check             = &hpt366_config_drive_xfer_rate;
1329
1330         if (chip_type >= HPT374) {
1331                 hwif->ide_dma_test_irq  = &hpt374_ide_dma_test_irq;
1332                 hwif->ide_dma_end       = &hpt374_ide_dma_end;
1333         } else if (chip_type >= HPT370) {
1334                 hwif->dma_start         = &hpt370_ide_dma_start;
1335                 hwif->ide_dma_end       = &hpt370_ide_dma_end;
1336                 hwif->dma_timeout       = &hpt370_dma_timeout;
1337         } else
1338                 hwif->dma_lost_irq      = &hpt366_dma_lost_irq;
1339
1340         if (!noautodma)
1341                 hwif->autodma = 1;
1342         hwif->drives[0].autodma = hwif->drives[1].autodma = hwif->autodma;
1343 }
1344
1345 static void __devinit init_dma_hpt366(ide_hwif_t *hwif, unsigned long dmabase)
1346 {
1347         struct pci_dev  *dev            = hwif->pci_dev;
1348         u8 masterdma    = 0, slavedma   = 0;
1349         u8 dma_new      = 0, dma_old    = 0;
1350         unsigned long flags;
1351
1352         dma_old = hwif->INB(dmabase + 2);
1353
1354         local_irq_save(flags);
1355
1356         dma_new = dma_old;
1357         pci_read_config_byte(dev, hwif->channel ? 0x4b : 0x43, &masterdma);
1358         pci_read_config_byte(dev, hwif->channel ? 0x4f : 0x47,  &slavedma);
1359
1360         if (masterdma & 0x30)   dma_new |= 0x20;
1361         if ( slavedma & 0x30)   dma_new |= 0x40;
1362         if (dma_new != dma_old)
1363                 hwif->OUTB(dma_new, dmabase + 2);
1364
1365         local_irq_restore(flags);
1366
1367         ide_setup_dma(hwif, dmabase, 8);
1368 }
1369
1370 static int __devinit init_setup_hpt374(struct pci_dev *dev, ide_pci_device_t *d)
1371 {
1372         struct pci_dev *dev2;
1373
1374         if (PCI_FUNC(dev->devfn) & 1)
1375                 return -ENODEV;
1376
1377         pci_set_drvdata(dev, &hpt374);
1378
1379         if ((dev2 = pci_get_slot(dev->bus, dev->devfn + 1)) != NULL) {
1380                 int ret;
1381
1382                 pci_set_drvdata(dev2, &hpt374);
1383
1384                 if (dev2->irq != dev->irq) {
1385                         /* FIXME: we need a core pci_set_interrupt() */
1386                         dev2->irq = dev->irq;
1387                         printk(KERN_WARNING "%s: PCI config space interrupt "
1388                                "fixed.\n", d->name);
1389                 }
1390                 ret = ide_setup_pci_devices(dev, dev2, d);
1391                 if (ret < 0)
1392                         pci_dev_put(dev2);
1393                 return ret;
1394         }
1395         return ide_setup_pci_device(dev, d);
1396 }
1397
1398 static int __devinit init_setup_hpt372n(struct pci_dev *dev, ide_pci_device_t *d)
1399 {
1400         pci_set_drvdata(dev, &hpt372n);
1401
1402         return ide_setup_pci_device(dev, d);
1403 }
1404
1405 static int __devinit init_setup_hpt371(struct pci_dev *dev, ide_pci_device_t *d)
1406 {
1407         struct hpt_info *info;
1408         u8 mcr1 = 0;
1409
1410         if (dev->revision > 1) {
1411                 d->name = "HPT371N";
1412
1413                 info = &hpt371n;
1414         } else
1415                 info = &hpt371;
1416
1417         /*
1418          * HPT371 chips physically have only one channel, the secondary one,
1419          * but the primary channel registers do exist!  Go figure...
1420          * So,  we manually disable the non-existing channel here
1421          * (if the BIOS hasn't done this already).
1422          */
1423         pci_read_config_byte(dev, 0x50, &mcr1);
1424         if (mcr1 & 0x04)
1425                 pci_write_config_byte(dev, 0x50, mcr1 & ~0x04);
1426
1427         pci_set_drvdata(dev, info);
1428
1429         return ide_setup_pci_device(dev, d);
1430 }
1431
1432 static int __devinit init_setup_hpt372a(struct pci_dev *dev, ide_pci_device_t *d)
1433 {
1434         struct hpt_info *info;
1435
1436         if (dev->revision > 1) {
1437                 d->name = "HPT372N";
1438
1439                 info = &hpt372n;
1440         } else
1441                 info = &hpt372a;
1442         pci_set_drvdata(dev, info);
1443
1444         return ide_setup_pci_device(dev, d);
1445 }
1446
1447 static int __devinit init_setup_hpt302(struct pci_dev *dev, ide_pci_device_t *d)
1448 {
1449         struct hpt_info *info;
1450
1451         if (dev->revision > 1) {
1452                 d->name = "HPT302N";
1453
1454                 info = &hpt302n;
1455         } else
1456                 info = &hpt302;
1457         pci_set_drvdata(dev, info);
1458
1459         return ide_setup_pci_device(dev, d);
1460 }
1461
1462 static int __devinit init_setup_hpt366(struct pci_dev *dev, ide_pci_device_t *d)
1463 {
1464         struct pci_dev *dev2;
1465         u8 rev = dev->revision;
1466         static char   *chipset_names[] = { "HPT366", "HPT366",  "HPT368",
1467                                            "HPT370", "HPT370A", "HPT372",
1468                                            "HPT372N" };
1469         static struct hpt_info *info[] = { &hpt36x,  &hpt36x,  &hpt36x,
1470                                            &hpt370,  &hpt370a, &hpt372,
1471                                            &hpt372n  };
1472
1473         if (PCI_FUNC(dev->devfn) & 1)
1474                 return -ENODEV;
1475
1476         switch (rev) {
1477         case 0:
1478         case 1:
1479         case 2:
1480                 /*
1481                  * HPT36x chips have one channel per function and have
1482                  * both channel enable bits located differently and visible
1483                  * to both functions -- really stupid design decision... :-(
1484                  * Bit 4 is for the primary channel, bit 5 for the secondary.
1485                  */
1486                 d->host_flags |= IDE_HFLAG_SINGLE;
1487                 d->enablebits[0].mask = d->enablebits[0].val = 0x10;
1488
1489                 d->udma_mask = HPT366_ALLOW_ATA66_3 ?
1490                               (HPT366_ALLOW_ATA66_4 ? 0x1f : 0x0f) : 0x07;
1491                 break;
1492         case 3:
1493         case 4:
1494                 d->udma_mask = HPT370_ALLOW_ATA100_5 ? 0x3f : 0x1f;
1495                 break;
1496         default:
1497                 rev = 6;
1498                 /* fall thru */
1499         case 5:
1500         case 6:
1501                 d->udma_mask = HPT372_ALLOW_ATA133_6 ? 0x7f : 0x3f;
1502                 break;
1503         }
1504
1505         d->name = chipset_names[rev];
1506
1507         pci_set_drvdata(dev, info[rev]);
1508
1509         if (rev > 2)
1510                 goto init_single;
1511
1512         if ((dev2 = pci_get_slot(dev->bus, dev->devfn + 1)) != NULL) {
1513                 u8  mcr1 = 0, pin1 = 0, pin2 = 0;
1514                 int ret;
1515
1516                 pci_set_drvdata(dev2, info[rev]);
1517
1518                 /*
1519                  * Now we'll have to force both channels enabled if
1520                  * at least one of them has been enabled by BIOS...
1521                  */
1522                 pci_read_config_byte(dev, 0x50, &mcr1);
1523                 if (mcr1 & 0x30)
1524                         pci_write_config_byte(dev, 0x50, mcr1 | 0x30);
1525
1526                 pci_read_config_byte(dev,  PCI_INTERRUPT_PIN, &pin1);
1527                 pci_read_config_byte(dev2, PCI_INTERRUPT_PIN, &pin2);
1528                 if (pin1 != pin2 && dev->irq == dev2->irq) {
1529                         d->bootable = ON_BOARD;
1530                         printk("%s: onboard version of chipset, pin1=%d pin2=%d\n",
1531                                d->name, pin1, pin2);
1532                 }
1533                 ret = ide_setup_pci_devices(dev, dev2, d);
1534                 if (ret < 0)
1535                         pci_dev_put(dev2);
1536                 return ret;
1537         }
1538 init_single:
1539         return ide_setup_pci_device(dev, d);
1540 }
1541
1542 static ide_pci_device_t hpt366_chipsets[] __devinitdata = {
1543         {       /* 0 */
1544                 .name           = "HPT366",
1545                 .init_setup     = init_setup_hpt366,
1546                 .init_chipset   = init_chipset_hpt366,
1547                 .init_hwif      = init_hwif_hpt366,
1548                 .init_dma       = init_dma_hpt366,
1549                 .autodma        = AUTODMA,
1550                 .enablebits     = {{0x50,0x04,0x04}, {0x54,0x04,0x04}},
1551                 .bootable       = OFF_BOARD,
1552                 .extra          = 240
1553         },{     /* 1 */
1554                 .name           = "HPT372A",
1555                 .init_setup     = init_setup_hpt372a,
1556                 .init_chipset   = init_chipset_hpt366,
1557                 .init_hwif      = init_hwif_hpt366,
1558                 .init_dma       = init_dma_hpt366,
1559                 .autodma        = AUTODMA,
1560                 .enablebits     = {{0x50,0x04,0x04}, {0x54,0x04,0x04}},
1561                 .udma_mask      = HPT372_ALLOW_ATA133_6 ? 0x7f : 0x3f,
1562                 .bootable       = OFF_BOARD,
1563                 .extra          = 240
1564         },{     /* 2 */
1565                 .name           = "HPT302",
1566                 .init_setup     = init_setup_hpt302,
1567                 .init_chipset   = init_chipset_hpt366,
1568                 .init_hwif      = init_hwif_hpt366,
1569                 .init_dma       = init_dma_hpt366,
1570                 .autodma        = AUTODMA,
1571                 .enablebits     = {{0x50,0x04,0x04}, {0x54,0x04,0x04}},
1572                 .udma_mask      = HPT302_ALLOW_ATA133_6 ? 0x7f : 0x3f,
1573                 .bootable       = OFF_BOARD,
1574                 .extra          = 240
1575         },{     /* 3 */
1576                 .name           = "HPT371",
1577                 .init_setup     = init_setup_hpt371,
1578                 .init_chipset   = init_chipset_hpt366,
1579                 .init_hwif      = init_hwif_hpt366,
1580                 .init_dma       = init_dma_hpt366,
1581                 .autodma        = AUTODMA,
1582                 .enablebits     = {{0x50,0x04,0x04}, {0x54,0x04,0x04}},
1583                 .udma_mask      = HPT371_ALLOW_ATA133_6 ? 0x7f : 0x3f,
1584                 .bootable       = OFF_BOARD,
1585                 .extra          = 240
1586         },{     /* 4 */
1587                 .name           = "HPT374",
1588                 .init_setup     = init_setup_hpt374,
1589                 .init_chipset   = init_chipset_hpt366,
1590                 .init_hwif      = init_hwif_hpt366,
1591                 .init_dma       = init_dma_hpt366,
1592                 .autodma        = AUTODMA,
1593                 .enablebits     = {{0x50,0x04,0x04}, {0x54,0x04,0x04}},
1594                 .udma_mask      = 0x3f,
1595                 .bootable       = OFF_BOARD,
1596                 .extra          = 240
1597         },{     /* 5 */
1598                 .name           = "HPT372N",
1599                 .init_setup     = init_setup_hpt372n,
1600                 .init_chipset   = init_chipset_hpt366,
1601                 .init_hwif      = init_hwif_hpt366,
1602                 .init_dma       = init_dma_hpt366,
1603                 .autodma        = AUTODMA,
1604                 .enablebits     = {{0x50,0x04,0x04}, {0x54,0x04,0x04}},
1605                 .udma_mask      = HPT372_ALLOW_ATA133_6 ? 0x7f : 0x3f,
1606                 .bootable       = OFF_BOARD,
1607                 .extra          = 240
1608         }
1609 };
1610
1611 /**
1612  *      hpt366_init_one -       called when an HPT366 is found
1613  *      @dev: the hpt366 device
1614  *      @id: the matching pci id
1615  *
1616  *      Called when the PCI registration layer (or the IDE initialization)
1617  *      finds a device matching our IDE device tables.
1618  *
1619  *      NOTE: since we'll have to modify some fields of the ide_pci_device_t
1620  *      structure depending on the chip's revision, we'd better pass a local
1621  *      copy down the call chain...
1622  */
1623 static int __devinit hpt366_init_one(struct pci_dev *dev, const struct pci_device_id *id)
1624 {
1625         ide_pci_device_t d = hpt366_chipsets[id->driver_data];
1626
1627         return d.init_setup(dev, &d);
1628 }
1629
1630 static struct pci_device_id hpt366_pci_tbl[] = {
1631         { PCI_VENDOR_ID_TTI, PCI_DEVICE_ID_TTI_HPT366, PCI_ANY_ID, PCI_ANY_ID, 0, 0, 0},
1632         { PCI_VENDOR_ID_TTI, PCI_DEVICE_ID_TTI_HPT372, PCI_ANY_ID, PCI_ANY_ID, 0, 0, 1},
1633         { PCI_VENDOR_ID_TTI, PCI_DEVICE_ID_TTI_HPT302, PCI_ANY_ID, PCI_ANY_ID, 0, 0, 2},
1634         { PCI_VENDOR_ID_TTI, PCI_DEVICE_ID_TTI_HPT371, PCI_ANY_ID, PCI_ANY_ID, 0, 0, 3},
1635         { PCI_VENDOR_ID_TTI, PCI_DEVICE_ID_TTI_HPT374, PCI_ANY_ID, PCI_ANY_ID, 0, 0, 4},
1636         { PCI_VENDOR_ID_TTI, PCI_DEVICE_ID_TTI_HPT372N, PCI_ANY_ID, PCI_ANY_ID, 0, 0, 5},
1637         { 0, },
1638 };
1639 MODULE_DEVICE_TABLE(pci, hpt366_pci_tbl);
1640
1641 static struct pci_driver driver = {
1642         .name           = "HPT366_IDE",
1643         .id_table       = hpt366_pci_tbl,
1644         .probe          = hpt366_init_one,
1645 };
1646
1647 static int __init hpt366_ide_init(void)
1648 {
1649         return ide_pci_register_driver(&driver);
1650 }
1651
1652 module_init(hpt366_ide_init);
1653
1654 MODULE_AUTHOR("Andre Hedrick");
1655 MODULE_DESCRIPTION("PCI driver module for Highpoint HPT366 IDE");
1656 MODULE_LICENSE("GPL");