arch/arm/cpu/armv7/omap4/hw_data.c

   1 /*
   2  *
   3  * HW data initialization for OMAP4
   4  *
   5  * (C) Copyright 2013
   6  * Texas Instruments, <www.ti.com>
   7  *
   8  * Sricharan R <r.sricharan@ti.com>
   9  *
  10  * See file CREDITS for list of people who contributed to this
  11  * project.
  12  *
  13  * This program is free software; you can redistribute it and/or
  14  * modify it under the terms of the GNU General Public License as
  15  * published by the Free Software Foundation; either version 2 of
  16  * the License, or (at your option) any later version.
  17  *
  18  * This program is distributed in the hope that it will be useful,
  19  * but WITHOUT ANY WARRANTY; without even the implied warranty of
  20  * MERCHANTABILITY or FITNESS FOR A PARTICULAR PURPOSE. See the
  21  * GNU General Public License for more details.
  22  *
  23  * You should have received a copy of the GNU General Public License
  24  * along with this program; if not, write to the Free Software
  25  * Foundation, Inc., 59 Temple Place, Suite 330, Boston,
  26  * MA 02111-1307 USA
  27  */
  28 #include <common.h>
  29 #include <asm/arch/omap.h>
  30 #include <asm/arch/sys_proto.h>
  31 #include <asm/omap_common.h>
  32 #include <asm/arch/clocks.h>
  33 #include <asm/io.h>
  34
  35 struct prcm_regs const **prcm =
  36                         (struct prcm_regs const **) OMAP_SRAM_SCRATCH_PRCM_PTR;
  37 struct dplls const **dplls_data =
  38                         (struct dplls const **) OMAP_SRAM_SCRATCH_DPLLS_PTR;
  39
  40 /*
  41  * The M & N values in the following tables are created using the
  42  * following tool:
  43  * tools/omap/clocks_get_m_n.c
  44  * Please use this tool for creating the table for any new frequency.
  45  */
  46
  47 /* dpll locked at 1400 MHz MPU clk at 700 MHz(OPP100) - DCC OFF */
  48 static const struct dpll_params mpu_dpll_params_1400mhz[NUM_SYS_CLKS] = {
  49         {175, 2, 1, -1, -1, -1, -1, -1, -1, -1},        /* 12 MHz   */
  50         {700, 12, 1, -1, -1, -1, -1, -1, -1, -1},       /* 13 MHz   */
  51         {125, 2, 1, -1, -1, -1, -1, -1, -1, -1},        /* 16.8 MHz */
  52         {401, 10, 1, -1, -1, -1, -1, -1, -1, -1},       /* 19.2 MHz */
  53         {350, 12, 1, -1, -1, -1, -1, -1, -1, -1},       /* 26 MHz   */
  54         {700, 26, 1, -1, -1, -1, -1, -1, -1, -1},       /* 27 MHz   */
  55         {638, 34, 1, -1, -1, -1, -1, -1, -1, -1}        /* 38.4 MHz */
  56 };
  57
  58 /* dpll locked at 1584 MHz - MPU clk at 792 MHz(OPP Turbo 4430) */
  59 static const struct dpll_params mpu_dpll_params_1600mhz[NUM_SYS_CLKS] = {
  60         {200, 2, 1, -1, -1, -1, -1, -1, -1, -1},        /* 12 MHz   */
  61         {800, 12, 1, -1, -1, -1, -1, -1, -1, -1},       /* 13 MHz   */
  62         {619, 12, 1, -1, -1, -1, -1, -1, -1, -1},       /* 16.8 MHz */
  63         {125, 2, 1, -1, -1, -1, -1, -1, -1, -1},        /* 19.2 MHz */
  64         {400, 12, 1, -1, -1, -1, -1, -1, -1, -1},       /* 26 MHz   */
  65         {800, 26, 1, -1, -1, -1, -1, -1, -1, -1},       /* 27 MHz   */
  66         {125, 5, 1, -1, -1, -1, -1, -1, -1, -1}         /* 38.4 MHz */
  67 };
  68
  69 /* dpll locked at 1200 MHz - MPU clk at 600 MHz */
  70 static const struct dpll_params mpu_dpll_params_1200mhz[NUM_SYS_CLKS] = {
  71         {50, 0, 1, -1, -1, -1, -1, -1, -1, -1},         /* 12 MHz   */
  72         {600, 12, 1, -1, -1, -1, -1, -1, -1, -1},       /* 13 MHz   */
  73         {250, 6, 1, -1, -1, -1, -1, -1, -1, -1},        /* 16.8 MHz */
  74         {125, 3, 1, -1, -1, -1, -1, -1, -1, -1},        /* 19.2 MHz */
  75         {300, 12, 1, -1, -1, -1, -1, -1, -1, -1},       /* 26 MHz   */
  76         {200, 8, 1, -1, -1, -1, -1, -1, -1, -1},        /* 27 MHz   */
  77         {125, 7, 1, -1, -1, -1, -1, -1, -1, -1}         /* 38.4 MHz */
  78 };
  79
  80 static const struct dpll_params core_dpll_params_1600mhz[NUM_SYS_CLKS] = {
  81         {200, 2, 1, 5, 8, 4, 6, 5, -1, -1},     /* 12 MHz   */
  82         {800, 12, 1, 5, 8, 4, 6, 5, -1, -1},    /* 13 MHz   */
  83         {619, 12, 1, 5, 8, 4, 6, 5, -1, -1},    /* 16.8 MHz */
  84         {125, 2, 1, 5, 8, 4, 6, 5, -1, -1},     /* 19.2 MHz */
  85         {400, 12, 1, 5, 8, 4, 6, 5, -1, -1},    /* 26 MHz   */
  86         {800, 26, 1, 5, 8, 4, 6, 5, -1, -1},    /* 27 MHz   */
  87         {125, 5, 1, 5, 8, 4, 6, 5, -1, -1}      /* 38.4 MHz */
  88 };
  89
  90 static const struct dpll_params core_dpll_params_es1_1524mhz[NUM_SYS_CLKS] = {
  91         {127, 1, 1, 5, 8, 4, 6, 5, -1, -1},     /* 12 MHz   */
  92         {762, 12, 1, 5, 8, 4, 6, 5, -1, -1},    /* 13 MHz   */
  93         {635, 13, 1, 5, 8, 4, 6, 5, -1, -1},    /* 16.8 MHz */
  94         {635, 15, 1, 5, 8, 4, 6, 5, -1, -1},    /* 19.2 MHz */
  95         {381, 12, 1, 5, 8, 4, 6, 5, -1, -1},    /* 26 MHz   */
  96         {254, 8, 1, 5, 8, 4, 6, 5, -1, -1},     /* 27 MHz   */
  97         {496, 24, 1, 5, 8, 4, 6, 5, -1, -1}     /* 38.4 MHz */
  98 };
  99
 100 static const struct dpll_params
 101                 core_dpll_params_es2_1600mhz_ddr200mhz[NUM_SYS_CLKS] = {
 102         {200, 2, 2, 5, 8, 4, 6, 5, -1, -1},     /* 12 MHz   */
 103         {800, 12, 2, 5, 8, 4, 6, 5, -1, -1},    /* 13 MHz   */
 104         {619, 12, 2, 5, 8, 4, 6, 5, -1, -1},    /* 16.8 MHz */
 105         {125, 2, 2, 5, 8, 4, 6, 5, -1, -1},     /* 19.2 MHz */
 106         {400, 12, 2, 5, 8, 4, 6, 5, -1, -1},    /* 26 MHz   */
 107         {800, 26, 2, 5, 8, 4, 6, 5, -1, -1},    /* 27 MHz   */
 108         {125, 5, 2, 5, 8, 4, 6, 5, -1, -1}      /* 38.4 MHz */
 109 };
 110
 111 static const struct dpll_params per_dpll_params_1536mhz[NUM_SYS_CLKS] = {
 112         {64, 0, 8, 6, 12, 9, 4, 5, -1, -1},     /* 12 MHz   */
 113         {768, 12, 8, 6, 12, 9, 4, 5, -1, -1},   /* 13 MHz   */
 114         {320, 6, 8, 6, 12, 9, 4, 5, -1, -1},    /* 16.8 MHz */
 115         {40, 0, 8, 6, 12, 9, 4, 5, -1, -1},     /* 19.2 MHz */
 116         {384, 12, 8, 6, 12, 9, 4, 5, -1, -1},   /* 26 MHz   */
 117         {256, 8, 8, 6, 12, 9, 4, 5, -1, -1},    /* 27 MHz   */
 118         {20, 0, 8, 6, 12, 9, 4, 5, -1, -1}      /* 38.4 MHz */
 119 };
 120
 121 static const struct dpll_params iva_dpll_params_1862mhz[NUM_SYS_CLKS] = {
 122         {931, 11, -1, -1, 4, 7, -1, -1, -1, -1},        /* 12 MHz   */
 123         {931, 12, -1, -1, 4, 7, -1, -1, -1, -1},        /* 13 MHz   */
 124         {665, 11, -1, -1, 4, 7, -1, -1, -1, -1},        /* 16.8 MHz */
 125         {727, 14, -1, -1, 4, 7, -1, -1, -1, -1},        /* 19.2 MHz */
 126         {931, 25, -1, -1, 4, 7, -1, -1, -1, -1},        /* 26 MHz   */
 127         {931, 26, -1, -1, 4, 7, -1, -1, -1, -1},        /* 27 MHz   */
 128         {291, 11, -1, -1, 4, 7, -1, -1, -1, -1}         /* 38.4 MHz */
 129 };
 130
 131 /* ABE M & N values with sys_clk as source */
 132 static const struct dpll_params
 133                 abe_dpll_params_sysclk_196608khz[NUM_SYS_CLKS] = {
 134         {49, 5, 1, 1, -1, -1, -1, -1, -1, -1},  /* 12 MHz   */
 135         {68, 8, 1, 1, -1, -1, -1, -1, -1, -1},  /* 13 MHz   */
 136         {35, 5, 1, 1, -1, -1, -1, -1, -1, -1},  /* 16.8 MHz */
 137         {46, 8, 1, 1, -1, -1, -1, -1, -1, -1},  /* 19.2 MHz */
 138         {34, 8, 1, 1, -1, -1, -1, -1, -1, -1},  /* 26 MHz   */
 139         {29, 7, 1, 1, -1, -1, -1, -1, -1, -1},  /* 27 MHz   */
 140         {64, 24, 1, 1, -1, -1, -1, -1, -1, -1}  /* 38.4 MHz */
 141 };
 142
 143 /* ABE M & N values with 32K clock as source */
 144 static const struct dpll_params abe_dpll_params_32k_196608khz = {
 145         750, 0, 1, 1, -1, -1, -1, -1, -1, -1
 146 };
 147
 148 static const struct dpll_params usb_dpll_params_1920mhz[NUM_SYS_CLKS] = {
 149         {80, 0, 2, -1, -1, -1, -1, -1, -1, -1},         /* 12 MHz   */
 150         {960, 12, 2, -1, -1, -1, -1, -1, -1, -1},       /* 13 MHz   */
 151         {400, 6, 2, -1, -1, -1, -1, -1, -1, -1},        /* 16.8 MHz */
 152         {50, 0, 2, -1, -1, -1, -1, -1, -1, -1},         /* 19.2 MHz */
 153         {480, 12, 2, -1, -1, -1, -1, -1, -1, -1},       /* 26 MHz   */
 154         {320, 8, 2, -1, -1, -1, -1, -1, -1, -1},        /* 27 MHz   */
 155         {25, 0, 2, -1, -1, -1, -1, -1, -1, -1}          /* 38.4 MHz */
 156 };
 157
 158 struct dplls omap4430_dplls_es1 = {
 159         .mpu = mpu_dpll_params_1200mhz,
 160         .core = core_dpll_params_es1_1524mhz,
 161         .per = per_dpll_params_1536mhz,
 162         .iva = iva_dpll_params_1862mhz,
 163 #ifdef CONFIG_SYS_OMAP_ABE_SYSCK
 164         .abe = abe_dpll_params_sysclk_196608khz,
 165 #else
 166         .abe = &abe_dpll_params_32k_196608khz,
 167 #endif
 168         .usb = usb_dpll_params_1920mhz
 169 };
 170
 171 struct dplls omap4430_dplls = {
 172         .mpu = mpu_dpll_params_1600mhz,
 173         .core = core_dpll_params_es2_1600mhz_ddr200mhz,
 174         .per = per_dpll_params_1536mhz,
 175         .iva = iva_dpll_params_1862mhz,
 176 #ifdef CONFIG_SYS_OMAP_ABE_SYSCK
 177         .abe = abe_dpll_params_sysclk_196608khz,
 178 #else
 179         .abe = &abe_dpll_params_32k_196608khz,
 180 #endif
 181         .usb = usb_dpll_params_1920mhz
 182 };
 183
 184 struct dplls omap4460_dplls = {
 185         .mpu = mpu_dpll_params_1400mhz,
 186         .core = core_dpll_params_1600mhz,
 187         .per = per_dpll_params_1536mhz,
 188         .iva = iva_dpll_params_1862mhz,
 189 #ifdef CONFIG_SYS_OMAP_ABE_SYSCK
 190         .abe = abe_dpll_params_sysclk_196608khz,
 191 #else
 192         .abe = &abe_dpll_params_32k_196608khz,
 193 #endif
 194         .usb = usb_dpll_params_1920mhz
 195 };
 196
 197 /*
 198  * Enable essential clock domains, modules and
 199  * do some additional special settings needed
 200  */
 201 void enable_basic_clocks(void)
 202 {
 203         u32 const clk_domains_essential[] = {
 204                 (*prcm)->cm_l4per_clkstctrl,
 205                 (*prcm)->cm_l3init_clkstctrl,
 206                 (*prcm)->cm_memif_clkstctrl,
 207                 (*prcm)->cm_l4cfg_clkstctrl,
 208                 0
 209         };
 210
 211         u32 const clk_modules_hw_auto_essential[] = {
 212                 (*prcm)->cm_l3_2_gpmc_clkctrl,
 213                 (*prcm)->cm_memif_emif_1_clkctrl,
 214                 (*prcm)->cm_memif_emif_2_clkctrl,
 215                 (*prcm)->cm_l4cfg_l4_cfg_clkctrl,
 216                 (*prcm)->cm_wkup_gpio1_clkctrl,
 217                 (*prcm)->cm_l4per_gpio2_clkctrl,
 218                 (*prcm)->cm_l4per_gpio3_clkctrl,
 219                 (*prcm)->cm_l4per_gpio4_clkctrl,
 220                 (*prcm)->cm_l4per_gpio5_clkctrl,
 221                 (*prcm)->cm_l4per_gpio6_clkctrl,
 222                 0
 223         };
 224
 225         u32 const clk_modules_explicit_en_essential[] = {
 226                 (*prcm)->cm_wkup_gptimer1_clkctrl,
 227                 (*prcm)->cm_l3init_hsmmc1_clkctrl,
 228                 (*prcm)->cm_l3init_hsmmc2_clkctrl,
 229                 (*prcm)->cm_l4per_gptimer2_clkctrl,
 230                 (*prcm)->cm_wkup_wdtimer2_clkctrl,
 231                 (*prcm)->cm_l4per_uart3_clkctrl,
 232                 0
 233         };
 234
 235         /* Enable optional additional functional clock for GPIO4 */
 236         setbits_le32((*prcm)->cm_l4per_gpio4_clkctrl,
 237                         GPIO4_CLKCTRL_OPTFCLKEN_MASK);
 238
 239         /* Enable 96 MHz clock for MMC1 & MMC2 */
 240         setbits_le32((*prcm)->cm_l3init_hsmmc1_clkctrl,
 241                         HSMMC_CLKCTRL_CLKSEL_MASK);
 242         setbits_le32((*prcm)->cm_l3init_hsmmc2_clkctrl,
 243                         HSMMC_CLKCTRL_CLKSEL_MASK);
 244
 245         /* Select 32KHz clock as the source of GPTIMER1 */
 246         setbits_le32((*prcm)->cm_wkup_gptimer1_clkctrl,
 247                         GPTIMER1_CLKCTRL_CLKSEL_MASK);
 248
 249         /* Enable optional 48M functional clock for USB  PHY */
 250         setbits_le32((*prcm)->cm_l3init_usbphy_clkctrl,
 251                         USBPHY_CLKCTRL_OPTFCLKEN_PHY_48M_MASK);
 252
 253         do_enable_clocks(clk_domains_essential,
 254                          clk_modules_hw_auto_essential,
 255                          clk_modules_explicit_en_essential,
 256                          1);
 257 }
 258
 259 void enable_basic_uboot_clocks(void)
 260 {
 261         u32 const clk_domains_essential[] = {
 262                 0
 263         };
 264
 265         u32 const clk_modules_hw_auto_essential[] = {
 266                 (*prcm)->cm_l3init_hsusbotg_clkctrl,
 267                 (*prcm)->cm_l3init_usbphy_clkctrl,
 268                 (*prcm)->cm_l3init_usbphy_clkctrl,
 269                 (*prcm)->cm_clksel_usb_60mhz,
 270                 (*prcm)->cm_l3init_hsusbtll_clkctrl,
 271                 0
 272         };
 273
 274         u32 const clk_modules_explicit_en_essential[] = {
 275                 (*prcm)->cm_l4per_mcspi1_clkctrl,
 276                 (*prcm)->cm_l4per_i2c1_clkctrl,
 277                 (*prcm)->cm_l4per_i2c2_clkctrl,
 278                 (*prcm)->cm_l4per_i2c3_clkctrl,
 279                 (*prcm)->cm_l4per_i2c4_clkctrl,
 280                 (*prcm)->cm_l3init_hsusbhost_clkctrl,
 281                 0
 282         };
 283
 284         do_enable_clocks(clk_domains_essential,
 285                          clk_modules_hw_auto_essential,
 286                          clk_modules_explicit_en_essential,
 287                          1);
 288 }
 289
 290 /*
 291  * Enable non-essential clock domains, modules and
 292  * do some additional special settings needed
 293  */
 294 void enable_non_essential_clocks(void)
 295 {
 296         u32 const clk_domains_non_essential[] = {
 297                 (*prcm)->cm_mpu_m3_clkstctrl,
 298                 (*prcm)->cm_ivahd_clkstctrl,
 299                 (*prcm)->cm_dsp_clkstctrl,
 300                 (*prcm)->cm_dss_clkstctrl,
 301                 (*prcm)->cm_sgx_clkstctrl,
 302                 (*prcm)->cm1_abe_clkstctrl,
 303                 (*prcm)->cm_c2c_clkstctrl,
 304                 (*prcm)->cm_cam_clkstctrl,
 305                 (*prcm)->cm_dss_clkstctrl,
 306                 (*prcm)->cm_sdma_clkstctrl,
 307                 0
 308         };
 309
 310         u32 const clk_modules_hw_auto_non_essential[] = {
 311                 (*prcm)->cm_l3instr_l3_3_clkctrl,
 312                 (*prcm)->cm_l3instr_l3_instr_clkctrl,
 313                 (*prcm)->cm_l3instr_intrconn_wp1_clkctrl,
 314                 (*prcm)->cm_l3init_hsi_clkctrl,
 315                 0
 316         };
 317
 318         u32 const clk_modules_explicit_en_non_essential[] = {
 319                 (*prcm)->cm1_abe_aess_clkctrl,
 320                 (*prcm)->cm1_abe_pdm_clkctrl,
 321                 (*prcm)->cm1_abe_dmic_clkctrl,
 322                 (*prcm)->cm1_abe_mcasp_clkctrl,
 323                 (*prcm)->cm1_abe_mcbsp1_clkctrl,
 324                 (*prcm)->cm1_abe_mcbsp2_clkctrl,
 325                 (*prcm)->cm1_abe_mcbsp3_clkctrl,
 326                 (*prcm)->cm1_abe_slimbus_clkctrl,
 327                 (*prcm)->cm1_abe_timer5_clkctrl,
 328                 (*prcm)->cm1_abe_timer6_clkctrl,
 329                 (*prcm)->cm1_abe_timer7_clkctrl,
 330                 (*prcm)->cm1_abe_timer8_clkctrl,
 331                 (*prcm)->cm1_abe_wdt3_clkctrl,
 332                 (*prcm)->cm_l4per_gptimer9_clkctrl,
 333                 (*prcm)->cm_l4per_gptimer10_clkctrl,
 334                 (*prcm)->cm_l4per_gptimer11_clkctrl,
 335                 (*prcm)->cm_l4per_gptimer3_clkctrl,
 336                 (*prcm)->cm_l4per_gptimer4_clkctrl,
 337                 (*prcm)->cm_l4per_hdq1w_clkctrl,
 338                 (*prcm)->cm_l4per_mcbsp4_clkctrl,
 339                 (*prcm)->cm_l4per_mcspi2_clkctrl,
 340                 (*prcm)->cm_l4per_mcspi3_clkctrl,
 341                 (*prcm)->cm_l4per_mcspi4_clkctrl,
 342                 (*prcm)->cm_l4per_mmcsd3_clkctrl,
 343                 (*prcm)->cm_l4per_mmcsd4_clkctrl,
 344                 (*prcm)->cm_l4per_mmcsd5_clkctrl,
 345                 (*prcm)->cm_l4per_uart1_clkctrl,
 346                 (*prcm)->cm_l4per_uart2_clkctrl,
 347                 (*prcm)->cm_l4per_uart4_clkctrl,
 348                 (*prcm)->cm_wkup_keyboard_clkctrl,
 349                 (*prcm)->cm_wkup_wdtimer2_clkctrl,
 350                 (*prcm)->cm_cam_iss_clkctrl,
 351                 (*prcm)->cm_cam_fdif_clkctrl,
 352                 (*prcm)->cm_dss_dss_clkctrl,
 353                 (*prcm)->cm_sgx_sgx_clkctrl,
 354                 0
 355         };
 356
 357         /* Enable optional functional clock for ISS */
 358         setbits_le32((*prcm)->cm_cam_iss_clkctrl, ISS_CLKCTRL_OPTFCLKEN_MASK);
 359
 360         /* Enable all optional functional clocks of DSS */
 361         setbits_le32((*prcm)->cm_dss_dss_clkctrl, DSS_CLKCTRL_OPTFCLKEN_MASK);
 362
 363         do_enable_clocks(clk_domains_non_essential,
 364                          clk_modules_hw_auto_non_essential,
 365                          clk_modules_explicit_en_non_essential,
 366                          0);
 367
 368         /* Put camera module in no sleep mode */
 369         clrsetbits_le32((*prcm)->cm_cam_clkstctrl,
 370                         MODULE_CLKCTRL_MODULEMODE_MASK,
 371                         CD_CLKCTRL_CLKTRCTRL_NO_SLEEP <<
 372                         MODULE_CLKCTRL_MODULEMODE_SHIFT);
 373 }
 374
 375 void hw_data_init(void)
 376 {
 377         u32 omap_rev = omap_revision();
 378
 379         (*prcm) = &omap4_prcm;
 380
 381         switch (omap_rev) {
 382
 383         case OMAP4430_ES1_0:
 384         *dplls_data = &omap4430_dplls_es1;
 385         break;
 386
 387         case OMAP4430_ES2_0:
 388         case OMAP4430_ES2_1:
 389         case OMAP4430_ES2_2:
 390         case OMAP4430_ES2_3:
 391         *dplls_data = &omap4430_dplls;
 392         break;
 393
 394         case OMAP4460_ES1_0:
 395         case OMAP4460_ES1_1:
 396         *dplls_data = &omap4460_dplls;
 397         break;
 398
 399         default:
 400                 printf("\n INVALID OMAP REVISION ");
 401         }
 402
 403 }