arch/arm/cpu/ixp/start.S

   1 /* vi: set ts=8 sw=8 noet: */
   2 /*
   3  *  u-boot - Startup Code for XScale IXP
   4  *
   5  * Copyright (C) 2003   Kyle Harris <kharris@nexus-tech.net>
   6  *
   7  * Based on startup code example contained in the
   8  * Intel IXP4xx Programmer's Guide and past u-boot Start.S
   9  * samples.
  10  *
  11  * See file CREDITS for list of people who contributed to this
  12  * project.
  13  *
  14  * This program is free software; you can redistribute it and/or
  15  * modify it under the terms of the GNU General Public License as
  16  * published by the Free Software Foundation; either version 2 of
  17  * the License, or (at your option) any later version.
  18  *
  19  * This program is distributed in the hope that it will be useful,
  20  * but WITHOUT ANY WARRANTY; without even the implied warranty of
  21  * MERCHANTABILITY or FITNESS FOR A PARTICULAR PURPOSE.  See the
  22  * GNU General Public License for more details.
  23  *
  24  * You should have received a copy of the GNU General Public License
  25  * along with this program; if not, write to the Free Software
  26  * Foundation, Inc., 59 Temple Place, Suite 330, Boston,
  27  * MA 02111-1307 USA
  28  */
  29
  30 #include <asm-offsets.h>
  31 #include <config.h>
  32 #include <version.h>
  33 #include <asm/arch/ixp425.h>
  34
  35 #define MMU_Control_M  0x001    /* Enable MMU */
  36 #define MMU_Control_A  0x002    /* Enable address alignment faults */
  37 #define MMU_Control_C  0x004    /* Enable cache */
  38 #define MMU_Control_W  0x008    /* Enable write-buffer */
  39 #define MMU_Control_P  0x010    /* Compatability: 32 bit code */
  40 #define MMU_Control_D  0x020    /* Compatability: 32 bit data */
  41 #define MMU_Control_L  0x040    /* Compatability: */
  42 #define MMU_Control_B  0x080    /* Enable Big-Endian */
  43 #define MMU_Control_S  0x100    /* Enable system protection */
  44 #define MMU_Control_R  0x200    /* Enable ROM protection */
  45 #define MMU_Control_I  0x1000   /* Enable Instruction cache */
  46 #define MMU_Control_X  0x2000   /* Set interrupt vectors at 0xFFFF0000 */
  47 #define MMU_Control_Init (MMU_Control_P|MMU_Control_D|MMU_Control_L)
  48
  49
  50 /*
  51  * Macro definitions
  52  */
  53         /* Delay a bit */
  54         .macro DELAY_FOR cycles, reg0
  55         ldr     \reg0, =\cycles
  56         subs    \reg0, \reg0, #1
  57         subne   pc,  pc, #0xc
  58         .endm
  59
  60         /* wait for coprocessor write complete */
  61         .macro CPWAIT reg
  62         mrc  p15,0,\reg,c2,c0,0
  63         mov  \reg,\reg
  64         sub  pc,pc,#4
  65         .endm
  66
  67 .globl _start
  68 _start:
  69         ldr     pc, _reset
  70         ldr     pc, _undefined_instruction
  71         ldr     pc, _software_interrupt
  72         ldr     pc, _prefetch_abort
  73         ldr     pc, _data_abort
  74         ldr     pc, _not_used
  75         ldr     pc, _irq
  76         ldr     pc, _fiq
  77
  78 _reset:                 .word reset
  79 _undefined_instruction: .word undefined_instruction
  80 _software_interrupt:    .word software_interrupt
  81 _prefetch_abort:        .word prefetch_abort
  82 _data_abort:            .word data_abort
  83 _not_used:              .word not_used
  84 _irq:                   .word irq
  85 _fiq:                   .word fiq
  86
  87         .balignl 16,0xdeadbeef
  88
  89
  90 /*
  91  * Startup Code (reset vector)
  92  *
  93  * do important init only if we don't start from memory!
  94  * - relocate armboot to ram
  95  * - setup stack
  96  * - jump to second stage
  97  */
  98
  99 .globl _TEXT_BASE
 100 _TEXT_BASE:
 101 #if defined(CONFIG_SPL_BUILD) && defined(CONFIG_SPL_TEXT_BASE)
 102         .word   CONFIG_SPL_TEXT_BASE
 103 #else
 104         .word   CONFIG_SYS_TEXT_BASE
 105 #endif
 106
 107 /*
 108  * These are defined in the board-specific linker script.
 109  * Subtracting _start from them lets the linker put their
 110  * relative position in the executable instead of leaving
 111  * them null.
 112  */
 113 .globl _bss_start_ofs
 114 _bss_start_ofs:
 115         .word __bss_start - _start
 116
 117 .globl _image_copy_end_ofs
 118 _image_copy_end_ofs:
 119         .word __image_copy_end - _start
 120
 121 .globl _bss_end_ofs
 122 _bss_end_ofs:
 123         .word __bss_end - _start
 124
 125 .globl _end_ofs
 126 _end_ofs:
 127         .word _end - _start
 128
 129 #ifdef CONFIG_USE_IRQ
 130 /* IRQ stack memory (calculated at run-time) */
 131 .globl IRQ_STACK_START
 132 IRQ_STACK_START:
 133         .word   0x0badc0de
 134
 135 /* IRQ stack memory (calculated at run-time) */
 136 .globl FIQ_STACK_START
 137 FIQ_STACK_START:
 138         .word 0x0badc0de
 139 #endif
 140
 141 /* IRQ stack memory (calculated at run-time) + 8 bytes */
 142 .globl IRQ_STACK_START_IN
 143 IRQ_STACK_START_IN:
 144         .word   0x0badc0de
 145
 146 /*
 147  * the actual reset code
 148  */
 149
 150 reset:
 151         /* disable mmu, set big-endian */
 152         mov     r0, #0xf8
 153         mcr     p15, 0, r0, c1, c0, 0
 154         CPWAIT  r0
 155
 156         /* invalidate I & D caches & BTB */
 157         mcr     p15, 0, r0, c7, c7, 0
 158         CPWAIT  r0
 159
 160         /* invalidate I & Data TLB */
 161         mcr     p15, 0, r0, c8, c7, 0
 162         CPWAIT r0
 163
 164         /* drain write and fill buffers */
 165         mcr     p15, 0, r0, c7, c10, 4
 166         CPWAIT  r0
 167
 168         /* disable write buffer coalescing */
 169         mrc     p15, 0, r0, c1, c0, 1
 170         orr     r0, r0, #1
 171         mcr     p15, 0, r0, c1, c0, 1
 172         CPWAIT  r0
 173
 174         /* set EXP CS0 to the optimum timing */
 175         ldr     r1, =CONFIG_SYS_EXP_CS0
 176         ldr     r2, =IXP425_EXP_CS0
 177         str     r1, [r2]
 178
 179         /* make sure flash is visible at 0 */
 180         mov     r1, #CONFIG_SYS_SDR_CONFIG
 181         ldr     r2, =IXP425_SDR_CONFIG
 182         str     r1, [r2]
 183
 184         /* disable refresh cycles */
 185         mov     r1, #0
 186         ldr     r3, =IXP425_SDR_REFRESH
 187         str     r1, [r3]
 188
 189         /* send nop command */
 190         mov     r1, #3
 191         ldr     r4, =IXP425_SDR_IR
 192         str     r1, [r4]
 193         DELAY_FOR 0x4000, r0
 194
 195         /* set SDRAM internal refresh val */
 196         ldr     r1, =CONFIG_SYS_SDRAM_REFRESH_CNT
 197         str     r1, [r3]
 198         DELAY_FOR 0x4000, r0
 199
 200         /* send precharge-all command to close all open banks */
 201         mov     r1, #2
 202         str     r1, [r4]
 203         DELAY_FOR 0x4000, r0
 204
 205         /* provide 8 auto-refresh cycles */
 206         mov     r1, #4
 207         mov     r5, #8
 208 111:    str     r1, [r4]
 209         DELAY_FOR 0x100, r0
 210         subs    r5, r5, #1
 211         bne     111b
 212
 213         /* set mode register in sdram */
 214         mov     r1, #CONFIG_SYS_SDR_MODE_CONFIG
 215         str     r1, [r4]
 216         DELAY_FOR 0x4000, r0
 217
 218         /* send normal operation command */
 219         mov     r1, #6
 220         str     r1, [r4]
 221         DELAY_FOR 0x4000, r0
 222
 223         /* invalidate I & D caches & BTB */
 224         mcr     p15, 0, r0, c7, c7, 0
 225         CPWAIT  r0
 226
 227         /* invalidate I & Data TLB */
 228         mcr     p15, 0, r0, c8, c7, 0
 229         CPWAIT r0
 230
 231         /* drain write and fill buffers */
 232         mcr     p15, 0, r0, c7, c10, 4
 233         CPWAIT  r0
 234
 235         /* remove flash mirror at 0x00000000 */
 236         ldr     r2, =IXP425_EXP_CFG0
 237         ldr     r1, [r2]
 238         bic     r1, r1, #0x80000000
 239         str     r1, [r2]
 240
 241         /* invalidate I & Data TLB */
 242         mcr     p15, 0, r0, c8, c7, 0
 243         CPWAIT r0
 244
 245         /* enable I cache */
 246         mrc     p15, 0, r0, c1, c0, 0
 247         orr     r0, r0, #MMU_Control_I
 248         mcr     p15, 0, r0, c1, c0, 0
 249         CPWAIT  r0
 250
 251         mrs     r0,cpsr                 /* set the cpu to SVC32 mode        */
 252         bic     r0,r0,#0x1f             /* (superviser mode, M=10011)       */
 253         orr     r0,r0,#0x13
 254         msr     cpsr,r0
 255
 256         bl      _main
 257
 258 /*------------------------------------------------------------------------------*/
 259
 260 /*
 261  * void relocate_code (addr_sp, gd, addr_moni)
 262  *
 263  * This function relocates the monitor code.
 264  */
 265         .globl  relocate_code
 266 relocate_code:
 267         mov     r4, r0  /* save addr_sp */
 268         mov     r5, r1  /* save addr of gd */
 269         mov     r6, r2  /* save addr of destination */
 270
 271         adr     r0, _start
 272         subs    r9, r6, r0              /* r9 <- relocation offset */
 273         beq     relocate_done           /* skip relocation */
 274         mov     r1, r6                  /* r1 <- scratch for copy_loop */
 275         ldr     r3, _image_copy_end_ofs
 276         add     r2, r0, r3              /* r2 <- source end address         */
 277
 278 copy_loop:
 279         ldmia   r0!, {r10-r11}          /* copy from source address [r0]    */
 280         stmia   r1!, {r10-r11}          /* copy to   target address [r1]    */
 281         cmp     r0, r2                  /* until source end address [r2]    */
 282         blo     copy_loop
 283
 284 #ifndef CONFIG_SPL_BUILD
 285         /*
 286          * fix .rel.dyn relocations
 287          */
 288         ldr     r0, _TEXT_BASE          /* r0 <- Text base */
 289         ldr     r10, _dynsym_start_ofs  /* r10 <- sym table ofs */
 290         add     r10, r10, r0            /* r10 <- sym table in FLASH */
 291         ldr     r2, _rel_dyn_start_ofs  /* r2 <- rel dyn start ofs */
 292         add     r2, r2, r0              /* r2 <- rel dyn start in FLASH */
 293         ldr     r3, _rel_dyn_end_ofs    /* r3 <- rel dyn end ofs */
 294         add     r3, r3, r0              /* r3 <- rel dyn end in FLASH */
 295 fixloop:
 296         ldr     r0, [r2]                /* r0 <- location to fix up, IN FLASH! */
 297         add     r0, r0, r9              /* r0 <- location to fix up in RAM */
 298         ldr     r1, [r2, #4]
 299         and     r7, r1, #0xff
 300         cmp     r7, #23                 /* relative fixup? */
 301         beq     fixrel
 302         cmp     r7, #2                  /* absolute fixup? */
 303         beq     fixabs
 304         /* ignore unknown type of fixup */
 305         b       fixnext
 306 fixabs:
 307         /* absolute fix: set location to (offset) symbol value */
 308         mov     r1, r1, LSR #4          /* r1 <- symbol index in .dynsym */
 309         add     r1, r10, r1             /* r1 <- address of symbol in table */
 310         ldr     r1, [r1, #4]            /* r1 <- symbol value */
 311         add     r1, r1, r9              /* r1 <- relocated sym addr */
 312         b       fixnext
 313 fixrel:
 314         /* relative fix: increase location by offset */
 315         ldr     r1, [r0]
 316         add     r1, r1, r9
 317 fixnext:
 318         str     r1, [r0]
 319         add     r2, r2, #8              /* each rel.dyn entry is 8 bytes */
 320         cmp     r2, r3
 321         blo     fixloop
 322 #endif
 323
 324 relocate_done:
 325
 326         bx      lr
 327
 328 _rel_dyn_start_ofs:
 329         .word __rel_dyn_start - _start
 330 _rel_dyn_end_ofs:
 331         .word __rel_dyn_end - _start
 332 _dynsym_start_ofs:
 333         .word __dynsym_start - _start
 334
 335         .globl  c_runtime_cpu_setup
 336 c_runtime_cpu_setup:
 337
 338         bx      lr
 339
 340 /****************************************************************************/
 341 /*                                                                          */
 342 /* Interrupt handling                                                       */
 343 /*                                                                          */
 344 /****************************************************************************/
 345
 346 /* IRQ stack frame                                                          */
 347
 348 #define S_FRAME_SIZE    72
 349
 350 #define S_OLD_R0        68
 351 #define S_PSR           64
 352 #define S_PC            60
 353 #define S_LR            56
 354 #define S_SP            52
 355
 356 #define S_IP            48
 357 #define S_FP            44
 358 #define S_R10           40
 359 #define S_R9            36
 360 #define S_R8            32
 361 #define S_R7            28
 362 #define S_R6            24
 363 #define S_R5            20
 364 #define S_R4            16
 365 #define S_R3            12
 366 #define S_R2            8
 367 #define S_R1            4
 368 #define S_R0            0
 369
 370 #define MODE_SVC 0x13
 371
 372         /* use bad_save_user_regs for abort/prefetch/undef/swi ...          */
 373
 374         .macro  bad_save_user_regs
 375         sub     sp, sp, #S_FRAME_SIZE
 376         stmia   sp, {r0 - r12}                  /* Calling r0-r12           */
 377         add     r8, sp, #S_PC
 378
 379         ldr     r2, IRQ_STACK_START_IN
 380         ldmia   r2, {r2 - r4}                   /* get pc, cpsr, old_r0     */
 381         add     r0, sp, #S_FRAME_SIZE           /* restore sp_SVC           */
 382
 383         add     r5, sp, #S_SP
 384         mov     r1, lr
 385         stmia   r5, {r0 - r4}                   /* save sp_SVC, lr_SVC, pc, cpsr, old_r */
 386         mov     r0, sp
 387         .endm
 388
 389
 390         /* use irq_save_user_regs / irq_restore_user_regs for                */
 391         /* IRQ/FIQ handling                                                  */
 392
 393         .macro  irq_save_user_regs
 394         sub     sp, sp, #S_FRAME_SIZE
 395         stmia   sp, {r0 - r12}                  /* Calling r0-r12            */
 396         add     r8, sp, #S_PC
 397         stmdb   r8, {sp, lr}^                   /* Calling SP, LR            */
 398         str     lr, [r8, #0]                    /* Save calling PC           */
 399         mrs     r6, spsr
 400         str     r6, [r8, #4]                    /* Save CPSR                 */
 401         str     r0, [r8, #8]                    /* Save OLD_R0               */
 402         mov     r0, sp
 403         .endm
 404
 405         .macro  irq_restore_user_regs
 406         ldmia   sp, {r0 - lr}^                  @ Calling r0 - lr
 407         mov     r0, r0
 408         ldr     lr, [sp, #S_PC]                 @ Get PC
 409         add     sp, sp, #S_FRAME_SIZE
 410         subs    pc, lr, #4                      @ return & move spsr_svc into cpsr
 411         .endm
 412
 413         .macro get_bad_stack
 414         ldr     r13, IRQ_STACK_START_IN         @ setup our mode stack
 415
 416         str     lr, [r13]                       @ save caller lr / spsr
 417         mrs     lr, spsr
 418         str     lr, [r13, #4]
 419
 420         mov     r13, #MODE_SVC                  @ prepare SVC-Mode
 421         msr     spsr_c, r13
 422         mov     lr, pc
 423         movs    pc, lr
 424         .endm
 425
 426         .macro get_irq_stack                    @ setup IRQ stack
 427         ldr     sp, IRQ_STACK_START
 428         .endm
 429
 430         .macro get_fiq_stack                    @ setup FIQ stack
 431         ldr     sp, FIQ_STACK_START
 432         .endm
 433
 434
 435 /****************************************************************************/
 436 /*                                                                          */
 437 /* exception handlers                                                       */
 438 /*                                                                          */
 439 /****************************************************************************/
 440
 441         .align  5
 442 undefined_instruction:
 443         get_bad_stack
 444         bad_save_user_regs
 445         bl      do_undefined_instruction
 446
 447         .align  5
 448 software_interrupt:
 449         get_bad_stack
 450         bad_save_user_regs
 451         bl      do_software_interrupt
 452
 453         .align  5
 454 prefetch_abort:
 455         get_bad_stack
 456         bad_save_user_regs
 457         bl      do_prefetch_abort
 458
 459         .align  5
 460 data_abort:
 461         get_bad_stack
 462         bad_save_user_regs
 463         bl      do_data_abort
 464
 465         .align  5
 466 not_used:
 467         get_bad_stack
 468         bad_save_user_regs
 469         bl      do_not_used
 470
 471 #ifdef CONFIG_USE_IRQ
 472
 473         .align  5
 474 irq:
 475         get_irq_stack
 476         irq_save_user_regs
 477         bl      do_irq
 478         irq_restore_user_regs
 479
 480         .align  5
 481 fiq:
 482         get_fiq_stack
 483         irq_save_user_regs              /* someone ought to write a more    */
 484         bl      do_fiq                  /* effiction fiq_save_user_regs     */
 485         irq_restore_user_regs
 486
 487 #else
 488
 489         .align  5
 490 irq:
 491         get_bad_stack
 492         bad_save_user_regs
 493         bl      do_irq
 494
 495         .align  5
 496 fiq:
 497         get_bad_stack
 498         bad_save_user_regs
 499         bl      do_fiq
 500
 501 #endif
 502
 503 /****************************************************************************/
 504 /*                                                                          */
 505 /* Reset function: Use Watchdog to reset                                    */
 506 /*                                                                          */
 507 /****************************************************************************/
 508
 509         .align  5
 510 .globl reset_cpu
 511
 512 reset_cpu:
 513         ldr     r1, =0x482e
 514         ldr     r2, =IXP425_OSWK
 515         str     r1, [r2]
 516         ldr     r1, =0x0fff
 517         ldr     r2, =IXP425_OSWT
 518         str     r1, [r2]
 519         ldr     r1, =0x5
 520         ldr     r2, =IXP425_OSWE
 521         str     r1, [r2]
 522         b       reset_endless
 523
 524 reset_endless:
 525         b       reset_endless