arch/arm/cpu/tegra-common/ap.c

   1 /*
   2 * (C) Copyright 2010-2011
   3 * NVIDIA Corporation <www.nvidia.com>
   4 *
   5 * See file CREDITS for list of people who contributed to this
   6 * project.
   7 *
   8 * This program is free software; you can redistribute it and/or
   9 * modify it under the terms of the GNU General Public License as
  10 * published by the Free Software Foundation; either version 2 of
  11 * the License, or (at your option) any later version.
  12 *
  13 * This program is distributed in the hope that it will be useful,
  14 * but WITHOUT ANY WARRANTY; without even the implied warranty of
  15 * MERCHANTABILITY or FITNESS FOR A PARTICULAR PURPOSE.  See the
  16 * GNU General Public License for more details.
  17 *
  18 * You should have received a copy of the GNU General Public License
  19 * along with this program; if not, write to the Free Software
  20 * Foundation, Inc., 59 Temple Place, Suite 330, Boston,
  21 * MA 02111-1307 USA
  22 */
  23
  24 /* Tegra AP (Application Processor) code */
  25
  26 #include <common.h>
  27 #include <asm/io.h>
  28 #include <asm/arch/gp_padctrl.h>
  29 #include <asm/arch-tegra/ap.h>
  30 #include <asm/arch-tegra/clock.h>
  31 #include <asm/arch-tegra/fuse.h>
  32 #include <asm/arch-tegra/pmc.h>
  33 #include <asm/arch-tegra/scu.h>
  34 #include <asm/arch-tegra/tegra.h>
  35 #include <asm/arch-tegra/warmboot.h>
  36
  37 int tegra_get_chip_type(void)
  38 {
  39         struct apb_misc_gp_ctlr *gp;
  40         struct fuse_regs *fuse = (struct fuse_regs *)NV_PA_FUSE_BASE;
  41         uint tegra_sku_id, rev;
  42
  43         /*
  44          * This is undocumented, Chip ID is bits 15:8 of the register
  45          * APB_MISC + 0x804, and has value 0x20 for Tegra20, 0x30 for
  46          * Tegra30, and 0x35 for T114.
  47          */
  48         gp = (struct apb_misc_gp_ctlr *)NV_PA_APB_MISC_GP_BASE;
  49         rev = (readl(&gp->hidrev) & HIDREV_CHIPID_MASK) >> HIDREV_CHIPID_SHIFT;
  50
  51         tegra_sku_id = readl(&fuse->sku_info) & 0xff;
  52
  53         switch (rev) {
  54         case CHIPID_TEGRA20:
  55                 switch (tegra_sku_id) {
  56                 case SKU_ID_T20:
  57                         return TEGRA_SOC_T20;
  58                 case SKU_ID_T25SE:
  59                 case SKU_ID_AP25:
  60                 case SKU_ID_T25:
  61                 case SKU_ID_AP25E:
  62                 case SKU_ID_T25E:
  63                         return TEGRA_SOC_T25;
  64                 }
  65                 break;
  66         case CHIPID_TEGRA30:
  67                 switch (tegra_sku_id) {
  68                 case SKU_ID_T30:
  69                         return TEGRA_SOC_T30;
  70                 }
  71                 break;
  72         case CHIPID_TEGRA114:
  73                 switch (tegra_sku_id) {
  74                 case SKU_ID_T114_ENG:
  75                         return TEGRA_SOC_T114;
  76                 }
  77                 break;
  78         }
  79         /* unknown sku id */
  80         return TEGRA_SOC_UNKNOWN;
  81 }
  82
  83 static void enable_scu(void)
  84 {
  85         struct scu_ctlr *scu = (struct scu_ctlr *)NV_PA_ARM_PERIPHBASE;
  86         u32 reg;
  87
  88         /* If SCU already setup/enabled, return */
  89         if (readl(&scu->scu_ctrl) & SCU_CTRL_ENABLE)
  90                 return;
  91
  92         /* Invalidate all ways for all processors */
  93         writel(0xFFFF, &scu->scu_inv_all);
  94
  95         /* Enable SCU - bit 0 */
  96         reg = readl(&scu->scu_ctrl);
  97         reg |= SCU_CTRL_ENABLE;
  98         writel(reg, &scu->scu_ctrl);
  99 }
 100
 101 static u32 get_odmdata(void)
 102 {
 103         /*
 104          * ODMDATA is stored in the BCT in IRAM by the BootROM.
 105          * The BCT start and size are stored in the BIT in IRAM.
 106          * Read the data @ bct_start + (bct_size - 12). This works
 107          * on T20 and T30 BCTs, which are locked down. If this changes
 108          * in new chips (T114, etc.), we can revisit this algorithm.
 109          */
 110
 111         u32 bct_start, odmdata;
 112
 113         bct_start = readl(NV_PA_BASE_SRAM + NVBOOTINFOTABLE_BCTPTR);
 114         odmdata = readl(bct_start + BCT_ODMDATA_OFFSET);
 115
 116         return odmdata;
 117 }
 118
 119 static void init_pmc_scratch(void)
 120 {
 121         struct pmc_ctlr *const pmc = (struct pmc_ctlr *)NV_PA_PMC_BASE;
 122         u32 odmdata;
 123         int i;
 124
 125         /* SCRATCH0 is initialized by the boot ROM and shouldn't be cleared */
 126         for (i = 0; i < 23; i++)
 127                 writel(0, &pmc->pmc_scratch1+i);
 128
 129         /* ODMDATA is for kernel use to determine RAM size, LP config, etc. */
 130         odmdata = get_odmdata();
 131         writel(odmdata, &pmc->pmc_scratch20);
 132 }
 133
 134 void s_init(void)
 135 {
 136         /* Init PMC scratch memory */
 137         init_pmc_scratch();
 138
 139         enable_scu();
 140
 141         /* enable SMP mode and FW for CPU0, by writing to Auxiliary Ctl reg */
 142         asm volatile(
 143                 "mrc    p15, 0, r0, c1, c0, 1\n"
 144                 "orr    r0, r0, #0x41\n"
 145                 "mcr    p15, 0, r0, c1, c0, 1\n");
 146
 147         /* FIXME: should have SoC's L2 disabled too? */
 148 }