]> git.kernelconcepts.de Git - karo-tx-uboot.git/blob - arch/arm/include/asm/arch-davinci/hardware.h
arm, davinci: add header files for dm365
[karo-tx-uboot.git] / arch / arm / include / asm / arch-davinci / hardware.h
1 /*
2  * Copyright (C) 2007 Sergey Kubushyn <ksi@koi8.net>
3  *
4  * Based on:
5  *
6  * -------------------------------------------------------------------------
7  *
8  *  linux/include/asm-arm/arch-davinci/hardware.h
9  *
10  *  Copyright (C) 2006 Texas Instruments.
11  *
12  *  This program is free software; you can redistribute  it and/or modify it
13  *  under  the terms of  the GNU General  Public License as published by the
14  *  Free Software Foundation;  either version 2 of the  License, or (at your
15  *  option) any later version.
16  *
17  *  THIS  SOFTWARE  IS PROVIDED   ``AS  IS'' AND   ANY  EXPRESS OR IMPLIED
18  *  WARRANTIES,   INCLUDING, BUT NOT  LIMITED  TO, THE IMPLIED WARRANTIES OF
19  *  MERCHANTABILITY AND FITNESS FOR A PARTICULAR PURPOSE ARE DISCLAIMED.  IN
20  *  NO  EVENT  SHALL   THE AUTHOR  BE    LIABLE FOR ANY   DIRECT, INDIRECT,
21  *  INCIDENTAL, SPECIAL, EXEMPLARY, OR CONSEQUENTIAL DAMAGES (INCLUDING, BUT
22  *  NOT LIMITED   TO, PROCUREMENT OF  SUBSTITUTE GOODS  OR SERVICES; LOSS OF
23  *  USE, DATA,  OR PROFITS; OR  BUSINESS INTERRUPTION) HOWEVER CAUSED AND ON
24  *  ANY THEORY OF LIABILITY, WHETHER IN  CONTRACT, STRICT LIABILITY, OR TORT
25  *  (INCLUDING NEGLIGENCE OR OTHERWISE) ARISING IN ANY WAY OUT OF THE USE OF
26  *  THIS SOFTWARE, EVEN IF ADVISED OF THE POSSIBILITY OF SUCH DAMAGE.
27  *
28  *  You should have received a copy of the  GNU General Public License along
29  *  with this program; if not, write  to the Free Software Foundation, Inc.,
30  *  675 Mass Ave, Cambridge, MA 02139, USA.
31  *
32  */
33 #ifndef __ASM_ARCH_HARDWARE_H
34 #define __ASM_ARCH_HARDWARE_H
35
36 #include <config.h>
37 #include <asm/sizes.h>
38
39 #define REG(addr)       (*(volatile unsigned int *)(addr))
40 #define REG_P(addr)     ((volatile unsigned int *)(addr))
41
42 typedef volatile unsigned int   dv_reg;
43 typedef volatile unsigned int * dv_reg_p;
44
45 /*
46  * Base register addresses
47  *
48  * NOTE:  some of these DM6446-specific addresses DO NOT WORK
49  * on other DaVinci chips.  Double check them before you try
50  * using the addresses ... or PSC module identifiers, etc.
51  */
52 #ifndef CONFIG_SOC_DA8XX
53
54 #define DAVINCI_DMA_3PCC_BASE                   (0x01c00000)
55 #define DAVINCI_DMA_3PTC0_BASE                  (0x01c10000)
56 #define DAVINCI_DMA_3PTC1_BASE                  (0x01c10400)
57 #define DAVINCI_UART0_BASE                      (0x01c20000)
58 #define DAVINCI_UART1_BASE                      (0x01c20400)
59 #define DAVINCI_TIMER3_BASE                     (0x01c20800)
60 #define DAVINCI_I2C_BASE                        (0x01c21000)
61 #define DAVINCI_TIMER0_BASE                     (0x01c21400)
62 #define DAVINCI_TIMER1_BASE                     (0x01c21800)
63 #define DAVINCI_WDOG_BASE                       (0x01c21c00)
64 #define DAVINCI_PWM0_BASE                       (0x01c22000)
65 #define DAVINCI_PWM1_BASE                       (0x01c22400)
66 #define DAVINCI_PWM2_BASE                       (0x01c22800)
67 #define DAVINCI_TIMER4_BASE                     (0x01c23800)
68 #define DAVINCI_SYSTEM_MODULE_BASE              (0x01c40000)
69 #define DAVINCI_PLL_CNTRL0_BASE                 (0x01c40800)
70 #define DAVINCI_PLL_CNTRL1_BASE                 (0x01c40c00)
71 #define DAVINCI_PWR_SLEEP_CNTRL_BASE            (0x01c41000)
72 #define DAVINCI_ARM_INTC_BASE                   (0x01c48000)
73 #define DAVINCI_USB_OTG_BASE                    (0x01c64000)
74 #define DAVINCI_CFC_ATA_BASE                    (0x01c66000)
75 #define DAVINCI_SPI_BASE                        (0x01c66800)
76 #define DAVINCI_GPIO_BASE                       (0x01c67000)
77 #define DAVINCI_VPSS_REGS_BASE                  (0x01c70000)
78 #if !defined(CONFIG_SOC_DM646X)
79 #define DAVINCI_ASYNC_EMIF_DATA_CE0_BASE        (0x02000000)
80 #define DAVINCI_ASYNC_EMIF_DATA_CE1_BASE        (0x04000000)
81 #define DAVINCI_ASYNC_EMIF_DATA_CE2_BASE        (0x06000000)
82 #define DAVINCI_ASYNC_EMIF_DATA_CE3_BASE        (0x08000000)
83 #endif
84 #define DAVINCI_DDR_BASE                        (0x80000000)
85
86 #ifdef CONFIG_SOC_DM644X
87 #define DAVINCI_UART2_BASE                      0x01c20800
88 #define DAVINCI_UHPI_BASE                       0x01c67800
89 #define DAVINCI_EMAC_CNTRL_REGS_BASE            0x01c80000
90 #define DAVINCI_EMAC_WRAPPER_CNTRL_REGS_BASE    0x01c81000
91 #define DAVINCI_EMAC_WRAPPER_RAM_BASE           0x01c82000
92 #define DAVINCI_MDIO_CNTRL_REGS_BASE            0x01c84000
93 #define DAVINCI_IMCOP_BASE                      0x01cc0000
94 #define DAVINCI_ASYNC_EMIF_CNTRL_BASE           0x01e00000
95 #define DAVINCI_VLYNQ_BASE                      0x01e01000
96 #define DAVINCI_ASP_BASE                        0x01e02000
97 #define DAVINCI_MMC_SD_BASE                     0x01e10000
98 #define DAVINCI_MS_BASE                         0x01e20000
99 #define DAVINCI_VLYNQ_REMOTE_BASE               0x0c000000
100
101 #elif defined(CONFIG_SOC_DM355)
102 #define DAVINCI_MMC_SD1_BASE                    0x01e00000
103 #define DAVINCI_ASP0_BASE                       0x01e02000
104 #define DAVINCI_ASP1_BASE                       0x01e04000
105 #define DAVINCI_UART2_BASE                      0x01e06000
106 #define DAVINCI_ASYNC_EMIF_CNTRL_BASE           0x01e10000
107 #define DAVINCI_MMC_SD0_BASE                    0x01e11000
108
109 #elif defined(CONFIG_SOC_DM365)
110 #define DAVINCI_MMC_SD1_BASE                    0x01d00000
111 #define DAVINCI_ASYNC_EMIF_CNTRL_BASE           0x01d10000
112 #define DAVINCI_MMC_SD0_BASE                    0x01d11000
113 #define DAVINCI_DDR_EMIF_CTRL_BASE              0x20000000
114
115 #elif defined(CONFIG_SOC_DM646X)
116 #define DAVINCI_ASYNC_EMIF_CNTRL_BASE           0x20008000
117 #define DAVINCI_ASYNC_EMIF_DATA_CE0_BASE        0x42000000
118 #define DAVINCI_ASYNC_EMIF_DATA_CE1_BASE        0x44000000
119 #define DAVINCI_ASYNC_EMIF_DATA_CE2_BASE        0x46000000
120 #define DAVINCI_ASYNC_EMIF_DATA_CE3_BASE        0x48000000
121
122 #endif
123
124 #else /* CONFIG_SOC_DA8XX */
125
126 #define DAVINCI_UART0_BASE                      0x01c42000
127 #define DAVINCI_UART1_BASE                      0x01d0c000
128 #define DAVINCI_UART2_BASE                      0x01d0d000
129 #define DAVINCI_I2C0_BASE                       0x01c22000
130 #define DAVINCI_I2C1_BASE                       0x01e28000
131 #define DAVINCI_TIMER0_BASE                     0x01c20000
132 #define DAVINCI_TIMER1_BASE                     0x01c21000
133 #define DAVINCI_WDOG_BASE                       0x01c21000
134 #define DAVINCI_RTC_BASE                        0x01c23000
135 #define DAVINCI_PLL_CNTRL0_BASE                 0x01c11000
136 #define DAVINCI_PLL_CNTRL1_BASE                 0x01e1a000
137 #define DAVINCI_PSC0_BASE                       0x01c10000
138 #define DAVINCI_PSC1_BASE                       0x01e27000
139 #define DAVINCI_SPI0_BASE                       0x01c41000
140 #define DAVINCI_USB_OTG_BASE                    0x01e00000
141 #define DAVINCI_SPI1_BASE                       (cpu_is_da830() ? \
142                                                 0x01e12000 : 0x01f0e000)
143 #define DAVINCI_GPIO_BASE                       0x01e26000
144 #define DAVINCI_EMAC_CNTRL_REGS_BASE            0x01e23000
145 #define DAVINCI_EMAC_WRAPPER_CNTRL_REGS_BASE    0x01e22000
146 #define DAVINCI_EMAC_WRAPPER_RAM_BASE           0x01e20000
147 #define DAVINCI_MDIO_CNTRL_REGS_BASE            0x01e24000
148 #define DAVINCI_SYSCFG1_BASE                    0x01e2c000
149 #define DAVINCI_MMC_SD0_BASE                    0x01c40000
150 #define DAVINCI_MMC_SD1_BASE                    0x01e1b000
151 #define DAVINCI_TIMER2_BASE                     0x01f0c000
152 #define DAVINCI_TIMER3_BASE                     0x01f0d000
153 #define DAVINCI_ASYNC_EMIF_CNTRL_BASE           0x68000000
154 #define DAVINCI_ASYNC_EMIF_DATA_CE0_BASE        0x40000000
155 #define DAVINCI_ASYNC_EMIF_DATA_CE2_BASE        0x60000000
156 #define DAVINCI_ASYNC_EMIF_DATA_CE3_BASE        0x62000000
157 #define DAVINCI_ASYNC_EMIF_DATA_CE4_BASE        0x64000000
158 #define DAVINCI_ASYNC_EMIF_DATA_CE5_BASE        0x66000000
159 #define DAVINCI_DDR_EMIF_CTRL_BASE              0xb0000000
160 #define DAVINCI_DDR_EMIF_DATA_BASE              0xc0000000
161 #define DAVINCI_INTC_BASE                       0xfffee000
162 #define DAVINCI_BOOTCFG_BASE                    0x01c14000
163 #define DAVINCI_L3CBARAM_BASE                   0x80000000
164 #define JTAG_ID_REG                            (DAVINCI_BOOTCFG_BASE + 0x18)
165 #define CHIP_REV_ID_REG                         (DAVINCI_BOOTCFG_BASE + 0x24)
166 #define HOST1CFG                                (DAVINCI_BOOTCFG_BASE + 0x44)
167 #define PSC0_MDCTL                              (DAVINCI_PSC0_BASE + 0xa00)
168
169 #define GPIO_BANK0_REG_DIR_ADDR                 (DAVINCI_GPIO_BASE + 0x10)
170 #define GPIO_BANK0_REG_OPDATA_ADDR              (DAVINCI_GPIO_BASE + 0x14)
171 #define GPIO_BANK0_REG_SET_ADDR                 (DAVINCI_GPIO_BASE + 0x18)
172 #define GPIO_BANK0_REG_CLR_ADDR                 (DAVINCI_GPIO_BASE + 0x1c)
173 #define GPIO_BANK2_REG_DIR_ADDR                 (DAVINCI_GPIO_BASE + 0x38)
174 #define GPIO_BANK2_REG_OPDATA_ADDR              (DAVINCI_GPIO_BASE + 0x3c)
175 #define GPIO_BANK2_REG_SET_ADDR                 (DAVINCI_GPIO_BASE + 0x40)
176 #define GPIO_BANK2_REG_CLR_ADDR                 (DAVINCI_GPIO_BASE + 0x44)
177 #endif /* CONFIG_SOC_DA8XX */
178
179 /* Power and Sleep Controller (PSC) Domains */
180 #define DAVINCI_GPSC_ARMDOMAIN          0
181 #define DAVINCI_GPSC_DSPDOMAIN          1
182
183 #ifndef CONFIG_SOC_DA8XX
184
185 #define DAVINCI_LPSC_VPSSMSTR           0
186 #define DAVINCI_LPSC_VPSSSLV            1
187 #define DAVINCI_LPSC_TPCC               2
188 #define DAVINCI_LPSC_TPTC0              3
189 #define DAVINCI_LPSC_TPTC1              4
190 #define DAVINCI_LPSC_EMAC               5
191 #define DAVINCI_LPSC_EMAC_WRAPPER       6
192 #define DAVINCI_LPSC_MDIO               7
193 #define DAVINCI_LPSC_IEEE1394           8
194 #define DAVINCI_LPSC_USB                9
195 #define DAVINCI_LPSC_ATA                10
196 #define DAVINCI_LPSC_VLYNQ              11
197 #define DAVINCI_LPSC_UHPI               12
198 #define DAVINCI_LPSC_DDR_EMIF           13
199 #define DAVINCI_LPSC_AEMIF              14
200 #define DAVINCI_LPSC_MMC_SD             15
201 #define DAVINCI_LPSC_MEMSTICK           16
202 #define DAVINCI_LPSC_McBSP              17
203 #define DAVINCI_LPSC_I2C                18
204 #define DAVINCI_LPSC_UART0              19
205 #define DAVINCI_LPSC_UART1              20
206 #define DAVINCI_LPSC_UART2              21
207 #define DAVINCI_LPSC_SPI                22
208 #define DAVINCI_LPSC_PWM0               23
209 #define DAVINCI_LPSC_PWM1               24
210 #define DAVINCI_LPSC_PWM2               25
211 #define DAVINCI_LPSC_GPIO               26
212 #define DAVINCI_LPSC_TIMER0             27
213 #define DAVINCI_LPSC_TIMER1             28
214 #define DAVINCI_LPSC_TIMER2             29
215 #define DAVINCI_LPSC_SYSTEM_SUBSYS      30
216 #define DAVINCI_LPSC_ARM                31
217 #define DAVINCI_LPSC_SCR2               32
218 #define DAVINCI_LPSC_SCR3               33
219 #define DAVINCI_LPSC_SCR4               34
220 #define DAVINCI_LPSC_CROSSBAR           35
221 #define DAVINCI_LPSC_CFG27              36
222 #define DAVINCI_LPSC_CFG3               37
223 #define DAVINCI_LPSC_CFG5               38
224 #define DAVINCI_LPSC_GEM                39
225 #define DAVINCI_LPSC_IMCOP              40
226
227 #define DAVINCI_DM646X_LPSC_EMAC        14
228 #define DAVINCI_DM646X_LPSC_UART0       26
229 #define DAVINCI_DM646X_LPSC_I2C         31
230 #define DAVINCI_DM646X_LPSC_TIMER0      34
231
232 #else /* CONFIG_SOC_DA8XX */
233
234 #define DAVINCI_LPSC_TPCC               0
235 #define DAVINCI_LPSC_TPTC0              1
236 #define DAVINCI_LPSC_TPTC1              2
237 #define DAVINCI_LPSC_AEMIF              3
238 #define DAVINCI_LPSC_SPI0               4
239 #define DAVINCI_LPSC_MMC_SD             5
240 #define DAVINCI_LPSC_AINTC              6
241 #define DAVINCI_LPSC_ARM_RAM_ROM        7
242 #define DAVINCI_LPSC_SECCTL_KEYMGR      8
243 #define DAVINCI_LPSC_UART0              9
244 #define DAVINCI_LPSC_SCR0               10
245 #define DAVINCI_LPSC_SCR1               11
246 #define DAVINCI_LPSC_SCR2               12
247 #define DAVINCI_LPSC_DMAX               13
248 #define DAVINCI_LPSC_ARM                14
249 #define DAVINCI_LPSC_GEM                15
250
251 /* for LPSCs in PSC1, offset from 32 for differentiation */
252 #define DAVINCI_LPSC_PSC1_BASE          32
253 #define DAVINCI_LPSC_USB20              (DAVINCI_LPSC_PSC1_BASE + 1)
254 #define DAVINCI_LPSC_USB11              (DAVINCI_LPSC_PSC1_BASE + 2)
255 #define DAVINCI_LPSC_GPIO               (DAVINCI_LPSC_PSC1_BASE + 3)
256 #define DAVINCI_LPSC_UHPI               (DAVINCI_LPSC_PSC1_BASE + 4)
257 #define DAVINCI_LPSC_EMAC               (DAVINCI_LPSC_PSC1_BASE + 5)
258 #define DAVINCI_LPSC_DDR_EMIF           (DAVINCI_LPSC_PSC1_BASE + 6)
259 #define DAVINCI_LPSC_McASP0             (DAVINCI_LPSC_PSC1_BASE + 7)
260 #define DAVINCI_LPSC_SPI1               (DAVINCI_LPSC_PSC1_BASE + 10)
261 #define DAVINCI_LPSC_I2C1               (DAVINCI_LPSC_PSC1_BASE + 11)
262 #define DAVINCI_LPSC_UART1              (DAVINCI_LPSC_PSC1_BASE + 12)
263 #define DAVINCI_LPSC_UART2              (DAVINCI_LPSC_PSC1_BASE + 13)
264 #define DAVINCI_LPSC_LCDC               (DAVINCI_LPSC_PSC1_BASE + 16)
265 #define DAVINCI_LPSC_ePWM               (DAVINCI_LPSC_PSC1_BASE + 17)
266 #define DAVINCI_LPSC_MMCSD1             (DAVINCI_LPSC_PSC1_BASE + 18)
267 #define DAVINCI_LPSC_eCAP               (DAVINCI_LPSC_PSC1_BASE + 20)
268 #define DAVINCI_LPSC_L3_CBA_RAM         (DAVINCI_LPSC_PSC1_BASE + 31)
269
270 /* DA830-specific peripherals */
271 #define DAVINCI_LPSC_McASP1             (DAVINCI_LPSC_PSC1_BASE + 8)
272 #define DAVINCI_LPSC_McASP2             (DAVINCI_LPSC_PSC1_BASE + 9)
273 #define DAVINCI_LPSC_eQEP               (DAVINCI_LPSC_PSC1_BASE + 21)
274 #define DAVINCI_LPSC_SCR8               (DAVINCI_LPSC_PSC1_BASE + 24)
275 #define DAVINCI_LPSC_SCR7               (DAVINCI_LPSC_PSC1_BASE + 25)
276 #define DAVINCI_LPSC_SCR12              (DAVINCI_LPSC_PSC1_BASE + 26)
277
278 /* DA850-specific peripherals */
279 #define DAVINCI_LPSC_TPCC1              (DAVINCI_LPSC_PSC1_BASE + 0)
280 #define DAVINCI_LPSC_SATA               (DAVINCI_LPSC_PSC1_BASE + 8)
281 #define DAVINCI_LPSC_VPIF               (DAVINCI_LPSC_PSC1_BASE + 9)
282 #define DAVINCI_LPSC_McBSP0             (DAVINCI_LPSC_PSC1_BASE + 14)
283 #define DAVINCI_LPSC_McBSP1             (DAVINCI_LPSC_PSC1_BASE + 15)
284 #define DAVINCI_LPSC_MMC_SD1            (DAVINCI_LPSC_PSC1_BASE + 18)
285 #define DAVINCI_LPSC_uPP                (DAVINCI_LPSC_PSC1_BASE + 19)
286 #define DAVINCI_LPSC_TPTC2              (DAVINCI_LPSC_PSC1_BASE + 21)
287 #define DAVINCI_LPSC_SCR_F0             (DAVINCI_LPSC_PSC1_BASE + 24)
288 #define DAVINCI_LPSC_SCR_F1             (DAVINCI_LPSC_PSC1_BASE + 25)
289 #define DAVINCI_LPSC_SCR_F2             (DAVINCI_LPSC_PSC1_BASE + 26)
290 #define DAVINCI_LPSC_SCR_F6             (DAVINCI_LPSC_PSC1_BASE + 27)
291 #define DAVINCI_LPSC_SCR_F7             (DAVINCI_LPSC_PSC1_BASE + 28)
292 #define DAVINCI_LPSC_SCR_F8             (DAVINCI_LPSC_PSC1_BASE + 29)
293 #define DAVINCI_LPSC_BR_F7              (DAVINCI_LPSC_PSC1_BASE + 30)
294
295 #endif /* CONFIG_SOC_DA8XX */
296
297 void lpsc_on(unsigned int id);
298 void lpsc_syncreset(unsigned int id);
299 void dsp_on(void);
300
301 void davinci_enable_uart0(void);
302 void davinci_enable_emac(void);
303 void davinci_enable_i2c(void);
304 void davinci_errata_workarounds(void);
305
306 #ifndef CONFIG_SOC_DA8XX
307
308 /* Some PSC defines */
309 #define PSC_CHP_SHRTSW                  (0x01c40038)
310 #define PSC_GBLCTL                      (0x01c41010)
311 #define PSC_EPCPR                       (0x01c41070)
312 #define PSC_EPCCR                       (0x01c41078)
313 #define PSC_PTCMD                       (0x01c41120)
314 #define PSC_PTSTAT                      (0x01c41128)
315 #define PSC_PDSTAT                      (0x01c41200)
316 #define PSC_PDSTAT1                     (0x01c41204)
317 #define PSC_PDCTL                       (0x01c41300)
318 #define PSC_PDCTL1                      (0x01c41304)
319
320 #define PSC_MDCTL_BASE                  (0x01c41a00)
321 #define PSC_MDSTAT_BASE                 (0x01c41800)
322
323 #define VDD3P3V_PWDN                    (0x01c40048)
324 #define UART0_PWREMU_MGMT               (0x01c20030)
325
326 #define PSC_SILVER_BULLET               (0x01c41a20)
327
328 #else /* CONFIG_SOC_DA8XX */
329
330 #define PSC_ENABLE              0x3
331 #define PSC_DISABLE             0x2
332 #define PSC_SYNCRESET           0x1
333 #define PSC_SWRSTDISABLE        0x0
334
335 #define PSC_PSC0_MODULE_ID_CNT          16
336 #define PSC_PSC1_MODULE_ID_CNT          32
337
338 struct davinci_psc_regs {
339         dv_reg  revid;
340         dv_reg  rsvd0[71];
341         dv_reg  ptcmd;
342         dv_reg  rsvd1;
343         dv_reg  ptstat;
344         dv_reg  rsvd2[437];
345         union {
346                 struct {
347                         dv_reg  mdstat[PSC_PSC0_MODULE_ID_CNT];
348                         dv_reg  rsvd3[112];
349                         dv_reg  mdctl[PSC_PSC0_MODULE_ID_CNT];
350                 } psc0;
351                 struct {
352                         dv_reg  mdstat[PSC_PSC1_MODULE_ID_CNT];
353                         dv_reg  rsvd3[96];
354                         dv_reg  mdctl[PSC_PSC1_MODULE_ID_CNT];
355                 } psc1;
356         };
357 };
358
359 #define davinci_psc0_regs ((struct davinci_psc_regs *)DAVINCI_PSC0_BASE)
360 #define davinci_psc1_regs ((struct davinci_psc_regs *)DAVINCI_PSC1_BASE)
361
362 #endif /* CONFIG_SOC_DA8XX */
363
364 #define PSC_MDSTAT_STATE                0x3f
365 #define PSC_MDCTL_NEXT                  0x07
366
367 #ifndef CONFIG_SOC_DA8XX
368
369 /* Miscellania... */
370 #define VBPR                            (0x20000020)
371
372 /* NOTE:  system control modules are *highly* chip-specific, both
373  * as to register content (e.g. for muxing) and which registers exist.
374  */
375 #define PINMUX0                         0x01c40000
376 #define PINMUX1                         0x01c40004
377 #define PINMUX2                         0x01c40008
378 #define PINMUX3                         0x01c4000c
379 #define PINMUX4                         0x01c40010
380
381 #else /* CONFIG_SOC_DA8XX */
382
383 struct davinci_pllc_regs {
384         dv_reg  revid;
385         dv_reg  rsvd1[56];
386         dv_reg  rstype;
387         dv_reg  rsvd2[6];
388         dv_reg  pllctl;
389         dv_reg  ocsel;
390         dv_reg  rsvd3[2];
391         dv_reg  pllm;
392         dv_reg  prediv;
393         dv_reg  plldiv1;
394         dv_reg  plldiv2;
395         dv_reg  plldiv3;
396         dv_reg  oscdiv;
397         dv_reg  postdiv;
398         dv_reg  rsvd4[3];
399         dv_reg  pllcmd;
400         dv_reg  pllstat;
401         dv_reg  alnctl;
402         dv_reg  dchange;
403         dv_reg  cken;
404         dv_reg  ckstat;
405         dv_reg  systat;
406         dv_reg  rsvd5[3];
407         dv_reg  plldiv4;
408         dv_reg  plldiv5;
409         dv_reg  plldiv6;
410         dv_reg  plldiv7;
411         dv_reg  rsvd6[32];
412         dv_reg  emucnt0;
413         dv_reg  emucnt1;
414 };
415
416 #define davinci_pllc0_regs ((struct davinci_pllc_regs *)DAVINCI_PLL_CNTRL0_BASE)
417 #define davinci_pllc1_regs ((struct davinci_pllc_regs *)DAVINCI_PLL_CNTRL1_BASE)
418 #define DAVINCI_PLLC_DIV_MASK   0x1f
419
420 #define ASYNC3          get_async3_src()
421 #define PLL1_SYSCLK2            ((1 << 16) | 0x2)
422 #define DAVINCI_SPI1_CLKID  (cpu_is_da830() ? 2 : ASYNC3)
423 /* Clock IDs */
424 enum davinci_clk_ids {
425         DAVINCI_SPI0_CLKID = 2,
426         DAVINCI_UART2_CLKID = 2,
427         DAVINCI_MDIO_CLKID = 4,
428         DAVINCI_ARM_CLKID = 6,
429         DAVINCI_PLLM_CLKID = 0xff,
430         DAVINCI_PLLC_CLKID = 0x100,
431         DAVINCI_AUXCLK_CLKID = 0x101
432 };
433
434 int clk_get(enum davinci_clk_ids id);
435
436 /* Boot config */
437 struct davinci_syscfg_regs {
438         dv_reg  revid;
439         dv_reg  rsvd[13];
440         dv_reg  kick0;
441         dv_reg  kick1;
442         dv_reg  rsvd1[56];
443         dv_reg  pinmux[20];
444         dv_reg  suspsrc;
445         dv_reg  chipsig;
446         dv_reg  chipsig_clr;
447         dv_reg  cfgchip0;
448         dv_reg  cfgchip1;
449         dv_reg  cfgchip2;
450         dv_reg  cfgchip3;
451         dv_reg  cfgchip4;
452 };
453
454 #define davinci_syscfg_regs \
455         ((struct davinci_syscfg_regs *)DAVINCI_BOOTCFG_BASE)
456
457 /* Emulation suspend bits */
458 #define DAVINCI_SYSCFG_SUSPSRC_EMAC             (1 << 5)
459 #define DAVINCI_SYSCFG_SUSPSRC_I2C              (1 << 16)
460 #define DAVINCI_SYSCFG_SUSPSRC_SPI0             (1 << 21)
461 #define DAVINCI_SYSCFG_SUSPSRC_SPI1             (1 << 22)
462 #define DAVINCI_SYSCFG_SUSPSRC_UART2            (1 << 20)
463 #define DAVINCI_SYSCFG_SUSPSRC_TIMER0           (1 << 27)
464
465 struct davinci_syscfg1_regs {
466         dv_reg  vtpio_ctl;
467         dv_reg  ddr_slew;
468         dv_reg  deepsleep;
469         dv_reg  pupd_ena;
470         dv_reg  pupd_sel;
471         dv_reg  rxactive;
472         dv_reg  pwrdwn;
473 };
474
475 #define davinci_syscfg1_regs \
476         ((struct davinci_syscfg1_regs *)DAVINCI_SYSCFG1_BASE)
477
478 #define DDR_SLEW_CMOSEN_BIT     4
479
480 #define VTP_POWERDWN            (1 << 6)
481 #define VTP_LOCK                (1 << 7)
482 #define VTP_CLKRZ               (1 << 13)
483 #define VTP_READY               (1 << 15)
484 #define VTP_IOPWRDWN            (1 << 14)
485
486 /* Interrupt controller */
487 struct davinci_aintc_regs {
488         dv_reg  revid;
489         dv_reg  cr;
490         dv_reg  dummy0[2];
491         dv_reg  ger;
492         dv_reg  dummy1[219];
493         dv_reg  ecr1;
494         dv_reg  ecr2;
495         dv_reg  ecr3;
496         dv_reg  dummy2[1117];
497         dv_reg  hier;
498 };
499
500 #define davinci_aintc_regs ((struct davinci_aintc_regs *)DAVINCI_INTC_BASE)
501
502 struct davinci_uart_ctrl_regs {
503         dv_reg  revid1;
504         dv_reg  revid2;
505         dv_reg  pwremu_mgmt;
506         dv_reg  mdr;
507 };
508
509 #define DAVINCI_UART_CTRL_BASE 0x28
510 #define DAVINCI_UART0_CTRL_ADDR (DAVINCI_UART0_BASE + DAVINCI_UART_CTRL_BASE)
511 #define DAVINCI_UART1_CTRL_ADDR (DAVINCI_UART1_BASE + DAVINCI_UART_CTRL_BASE)
512 #define DAVINCI_UART2_CTRL_ADDR (DAVINCI_UART2_BASE + DAVINCI_UART_CTRL_BASE)
513
514 #define davinci_uart0_ctrl_regs \
515         ((struct davinci_uart_ctrl_regs *)DAVINCI_UART0_CTRL_ADDR)
516 #define davinci_uart1_ctrl_regs \
517         ((struct davinci_uart_ctrl_regs *)DAVINCI_UART1_CTRL_ADDR)
518 #define davinci_uart2_ctrl_regs \
519         ((struct davinci_uart_ctrl_regs *)DAVINCI_UART2_CTRL_ADDR)
520
521 /* UART PWREMU_MGMT definitions */
522 #define DAVINCI_UART_PWREMU_MGMT_FREE   (1 << 0)
523 #define DAVINCI_UART_PWREMU_MGMT_URRST  (1 << 13)
524 #define DAVINCI_UART_PWREMU_MGMT_UTRST  (1 << 14)
525
526 static inline int cpu_is_da830(void)
527 {
528         unsigned int jtag_id    = REG(JTAG_ID_REG);
529         unsigned short part_no  = (jtag_id >> 12) & 0xffff;
530
531         return ((part_no == 0xb7df) ? 1 : 0);
532 }
533 static inline int cpu_is_da850(void)
534 {
535         unsigned int jtag_id    = REG(JTAG_ID_REG);
536         unsigned short part_no  = (jtag_id >> 12) & 0xffff;
537
538         return ((part_no == 0xb7d1) ? 1 : 0);
539 }
540
541 static inline int get_async3_src(void)
542 {
543         return (REG(&davinci_syscfg_regs->cfgchip3) & 0x10) ?
544                         PLL1_SYSCLK2 : 2;
545 }
546
547 #endif /* CONFIG_SOC_DA8XX */
548
549 #if defined(CONFIG_SOC_DM365)
550 #include <asm/arch/aintc_defs.h>
551 #include <asm/arch/ddr2_defs.h>
552 #include <asm/arch/emif_defs.h>
553 #include <asm/arch/gpio.h>
554 #include <asm/arch/pll_defs.h>
555 #include <asm/arch/psc_defs.h>
556 #include <asm/arch/syscfg_defs.h>
557 #include <asm/arch/timer_defs.h>
558 #endif
559 #endif /* __ASM_ARCH_HARDWARE_H */