arch/arm/include/asm/arch-mx6/iomux-v3.h

   1 /*
   2  * Based on Linux i.MX iomux-v3.h file:
   3  * Copyright (C) 2009 by Jan Weitzel Phytec Messtechnik GmbH,
   4  *                      <armlinux@phytec.de>
   5  *
   6  * Copyright (C) 2011 Freescale Semiconductor, Inc.
   7  *
   8  * This program is free software; you can redistribute it and/or
   9  * modify it under the terms of the GNU General Public License
  10  * as published by the Free Software Foundation; either version 2
  11  * of the License, or (at your option) any later version.
  12  * This program is distributed in the hope that it will be useful,
  13  * but WITHOUT ANY WARRANTY; without even the implied warranty of
  14  * MERCHANTABILITY or FITNESS FOR A PARTICULAR PURPOSE.  See the
  15  * GNU General Public License for more details.
  16  *
  17  * You should have received a copy of the GNU General Public License
  18  * along with this program; if not, write to the Free Software
  19  * Foundation, Inc., 51 Franklin Street, Fifth Floor, Boston,
  20  * MA 02110-1301, USA.
  21  */
  22
  23 #ifndef __MACH_IOMUX_V3_H__
  24 #define __MACH_IOMUX_V3_H__
  25
  26 /*
  27  *      build IOMUX_PAD structure
  28  *
  29  * This iomux scheme is based around pads, which are the physical balls
  30  * on the processor.
  31  *
  32  * - Each pad has a pad control register (IOMUXC_SW_PAD_CTRL_x) which controls
  33  *   things like driving strength and pullup/pulldown.
  34  * - Each pad can have but not necessarily does have an output routing register
  35  *   (IOMUXC_SW_MUX_CTL_PAD_x).
  36  * - Each pad can have but not necessarily does have an input routing register
  37  *   (IOMUXC_x_SELECT_INPUT)
  38  *
  39  * The three register sets do not have a fixed offset to each other,
  40  * hence we order this table by pad control registers (which all pads
  41  * have) and put the optional i/o routing registers into additional
  42  * fields.
  43  *
  44  * The naming convention for the pad modes is SOC_PAD_<padname>__<padmode>
  45  * If <padname> or <padmode> refers to a GPIO, it is named GPIO_<unit>_<num>
  46  *
  47  * IOMUX/PAD Bit field definitions
  48  *
  49  * MUX_CTRL_OFS:                 0..11 (12)
  50  * PAD_CTRL_OFS:                12..23 (12)
  51  * SEL_INPUT_OFS:               24..35 (12)
  52  * MUX_MODE + SION:             36..40  (5)
  53  * PAD_CTRL + PAD_CTRL_VALID:   41..58 (18)
  54  * SEL_INP:                     59..61  (3)
  55  * reserved:                    62..63  (2)
  56 */
  57
  58 typedef u64 iomux_v3_cfg_t;
  59
  60 #define MUX_CTRL_OFS_SHIFT      0
  61 #define MUX_CTRL_OFS_MASK       ((iomux_v3_cfg_t)0xfff << MUX_CTRL_OFS_SHIFT)
  62 #define MUX_PAD_CTRL_OFS_SHIFT  12
  63 #define MUX_PAD_CTRL_OFS_MASK   ((iomux_v3_cfg_t)0xfff << \
  64         MUX_PAD_CTRL_OFS_SHIFT)
  65 #define MUX_SEL_INPUT_OFS_SHIFT 24
  66 #define MUX_SEL_INPUT_OFS_MASK  ((iomux_v3_cfg_t)0xfff << \
  67         MUX_SEL_INPUT_OFS_SHIFT)
  68
  69 #define MUX_MODE_SHIFT          36
  70 #define MUX_MODE_MASK           ((iomux_v3_cfg_t)0x1f << MUX_MODE_SHIFT)
  71 #define MUX_PAD_CTRL_SHIFT      41
  72 #define MUX_PAD_CTRL_MASK       ((iomux_v3_cfg_t)0x1ffff << MUX_PAD_CTRL_SHIFT)
  73 #define MUX_SEL_INPUT_SHIFT     59
  74 #define MUX_SEL_INPUT_MASK      ((iomux_v3_cfg_t)0x7 << MUX_SEL_INPUT_SHIFT)
  75
  76 #define MUX_PAD_CTRL(x)         (((iomux_v3_cfg_t)(x) << MUX_PAD_CTRL_SHIFT) | \
  77                                 PAD_CTRL_VALID)
  78
  79 #define IOMUX_PAD(pad_ctrl_ofs, mux_ctrl_ofs, mux_mode, sel_input_ofs,  \
  80                 sel_input, pad_ctrl)                                    \
  81         (((iomux_v3_cfg_t)(mux_ctrl_ofs) << MUX_CTRL_OFS_SHIFT)     |   \
  82         ((iomux_v3_cfg_t)(mux_mode)      << MUX_MODE_SHIFT)         |   \
  83         ((iomux_v3_cfg_t)(pad_ctrl_ofs)  << MUX_PAD_CTRL_OFS_SHIFT) |   \
  84         ((iomux_v3_cfg_t)(pad_ctrl)      << MUX_PAD_CTRL_SHIFT)     |   \
  85         ((iomux_v3_cfg_t)(sel_input_ofs) << MUX_SEL_INPUT_OFS_SHIFT)|   \
  86         ((iomux_v3_cfg_t)(sel_input)     << MUX_SEL_INPUT_SHIFT))
  87
  88 #define NO_MUX_I                0
  89 #define NO_PAD_I                0
  90
  91 #define PAD_CTRL_VALID          ((iomux_v3_cfg_t)1 << (MUX_PAD_CTRL_SHIFT + 17))
  92
  93 #define GPIO_PIN_MASK           0xf
  94 #define GPIO_PORT_SHIFT         5
  95 #define GPIO_PORT_MASK          (0x7 << GPIO_PORT_SHIFT)
  96 #define GPIO_PORTA              (0 << GPIO_PORT_SHIFT)
  97 #define GPIO_PORTB              (1 << GPIO_PORT_SHIFT)
  98 #define GPIO_PORTC              (2 << GPIO_PORT_SHIFT)
  99 #define GPIO_PORTD              (3 << GPIO_PORT_SHIFT)
 100 #define GPIO_PORTE              (4 << GPIO_PORT_SHIFT)
 101 #define GPIO_PORTF              (5 << GPIO_PORT_SHIFT)
 102
 103 #define IOMUX_CONFIG_SION       (0x1 << 4)
 104
 105 int imx_iomux_v3_setup_pad(iomux_v3_cfg_t pad);
 106 int imx_iomux_v3_setup_multiple_pads(const iomux_v3_cfg_t *pad_list, unsigned count);
 107
 108 /*
 109  * IOMUXC_GPR13 bit fields
 110  */
 111 #define IOMUXC_GPR13_SDMA_STOP_REQ      (1 << 30)
 112 #define IOMUXC_GPR13_CAN2_STOP_REQ      (1 << 29)
 113 #define IOMUXC_GPR13_CAN1_STOP_REQ      (1 << 28)
 114 #define IOMUXC_GPR13_ENET_STOP_REQ      (1 << 27)
 115 #define IOMUXC_GPR13_SATA_PHY_8_MASK    (7 << 24)
 116 #define IOMUXC_GPR13_SATA_PHY_7_MASK    (0x1f << 19)
 117 #define IOMUXC_GPR13_SATA_PHY_6_SHIFT   16
 118 #define IOMUXC_GPR13_SATA_PHY_6_MASK    (7 << IOMUXC_GPR13_SATA_PHY_6_SHIFT)
 119 #define IOMUXC_GPR13_SATA_SPEED_MASK    (1 << 15)
 120 #define IOMUXC_GPR13_SATA_PHY_5_MASK    (1 << 14)
 121 #define IOMUXC_GPR13_SATA_PHY_4_MASK    (7 << 11)
 122 #define IOMUXC_GPR13_SATA_PHY_3_MASK    (0x1f << 7)
 123 #define IOMUXC_GPR13_SATA_PHY_2_MASK    (0x1f << 2)
 124 #define IOMUXC_GPR13_SATA_PHY_1_MASK    (3 << 0)
 125
 126 #define IOMUXC_GPR13_SATA_PHY_8_RXEQ_0P5DB      (0b000 << 24)
 127 #define IOMUXC_GPR13_SATA_PHY_8_RXEQ_1P0DB      (0b001 << 24)
 128 #define IOMUXC_GPR13_SATA_PHY_8_RXEQ_1P5DB      (0b010 << 24)
 129 #define IOMUXC_GPR13_SATA_PHY_8_RXEQ_2P0DB      (0b011 << 24)
 130 #define IOMUXC_GPR13_SATA_PHY_8_RXEQ_2P5DB      (0b100 << 24)
 131 #define IOMUXC_GPR13_SATA_PHY_8_RXEQ_3P0DB      (0b101 << 24)
 132 #define IOMUXC_GPR13_SATA_PHY_8_RXEQ_3P5DB      (0b110 << 24)
 133 #define IOMUXC_GPR13_SATA_PHY_8_RXEQ_4P0DB      (0b111 << 24)
 134
 135 #define IOMUXC_GPR13_SATA_PHY_7_SATA1I  (0b10000 << 19)
 136 #define IOMUXC_GPR13_SATA_PHY_7_SATA1M  (0b10000 << 19)
 137 #define IOMUXC_GPR13_SATA_PHY_7_SATA1X  (0b11010 << 19)
 138 #define IOMUXC_GPR13_SATA_PHY_7_SATA2I  (0b10010 << 19)
 139 #define IOMUXC_GPR13_SATA_PHY_7_SATA2M  (0b10010 << 19)
 140 #define IOMUXC_GPR13_SATA_PHY_7_SATA2X  (0b11010 << 19)
 141
 142 #define IOMUXC_GPR13_SATA_SPEED_1P5G    (0 << 15)
 143 #define IOMUXC_GPR13_SATA_SPEED_3G      (1 << 15)
 144
 145 #define IOMUXC_GPR13_SATA_SATA_PHY_5_SS_DISABLED        (0 << 14)
 146 #define IOMUXC_GPR13_SATA_SATA_PHY_5_SS_ENABLED         (1 << 14)
 147
 148 #define IOMUXC_GPR13_SATA_SATA_PHY_4_ATTEN_16_16        (0 << 11)
 149 #define IOMUXC_GPR13_SATA_SATA_PHY_4_ATTEN_14_16        (1 << 11)
 150 #define IOMUXC_GPR13_SATA_SATA_PHY_4_ATTEN_12_16        (2 << 11)
 151 #define IOMUXC_GPR13_SATA_SATA_PHY_4_ATTEN_10_16        (3 << 11)
 152 #define IOMUXC_GPR13_SATA_SATA_PHY_4_ATTEN_9_16         (4 << 11)
 153 #define IOMUXC_GPR13_SATA_SATA_PHY_4_ATTEN_8_16         (5 << 11)
 154
 155 #define IOMUXC_GPR13_SATA_PHY_3_TXBOOST_0P00_DB (0b0000 << 7)
 156 #define IOMUXC_GPR13_SATA_PHY_3_TXBOOST_0P37_DB (0b0001 << 7)
 157 #define IOMUXC_GPR13_SATA_PHY_3_TXBOOST_0P74_DB (0b0010 << 7)
 158 #define IOMUXC_GPR13_SATA_PHY_3_TXBOOST_1P11_DB (0b0011 << 7)
 159 #define IOMUXC_GPR13_SATA_PHY_3_TXBOOST_1P48_DB (0b0100 << 7)
 160 #define IOMUXC_GPR13_SATA_PHY_3_TXBOOST_1P85_DB (0b0101 << 7)
 161 #define IOMUXC_GPR13_SATA_PHY_3_TXBOOST_2P22_DB (0b0110 << 7)
 162 #define IOMUXC_GPR13_SATA_PHY_3_TXBOOST_2P59_DB (0b0111 << 7)
 163 #define IOMUXC_GPR13_SATA_PHY_3_TXBOOST_2P96_DB (0b1000 << 7)
 164 #define IOMUXC_GPR13_SATA_PHY_3_TXBOOST_3P33_DB (0b1001 << 7)
 165 #define IOMUXC_GPR13_SATA_PHY_3_TXBOOST_3P70_DB (0b1010 << 7)
 166 #define IOMUXC_GPR13_SATA_PHY_3_TXBOOST_4P07_DB (0b1011 << 7)
 167 #define IOMUXC_GPR13_SATA_PHY_3_TXBOOST_4P44_DB (0b1100 << 7)
 168 #define IOMUXC_GPR13_SATA_PHY_3_TXBOOST_4P81_DB (0b1101 << 7)
 169 #define IOMUXC_GPR13_SATA_PHY_3_TXBOOST_5P28_DB (0b1110 << 7)
 170 #define IOMUXC_GPR13_SATA_PHY_3_TXBOOST_5P75_DB (0b1111 << 7)
 171
 172 #define IOMUXC_GPR13_SATA_PHY_2_TX_0P937V       (0b00000 << 2)
 173 #define IOMUXC_GPR13_SATA_PHY_2_TX_0P947V       (0b00001 << 2)
 174 #define IOMUXC_GPR13_SATA_PHY_2_TX_0P957V       (0b00010 << 2)
 175 #define IOMUXC_GPR13_SATA_PHY_2_TX_0P966V       (0b00011 << 2)
 176 #define IOMUXC_GPR13_SATA_PHY_2_TX_0P976V       (0b00100 << 2)
 177 #define IOMUXC_GPR13_SATA_PHY_2_TX_0P986V       (0b00101 << 2)
 178 #define IOMUXC_GPR13_SATA_PHY_2_TX_0P996V       (0b00110 << 2)
 179 #define IOMUXC_GPR13_SATA_PHY_2_TX_1P005V       (0b00111 << 2)
 180 #define IOMUXC_GPR13_SATA_PHY_2_TX_1P015V       (0b01000 << 2)
 181 #define IOMUXC_GPR13_SATA_PHY_2_TX_1P025V       (0b01001 << 2)
 182 #define IOMUXC_GPR13_SATA_PHY_2_TX_1P035V       (0b01010 << 2)
 183 #define IOMUXC_GPR13_SATA_PHY_2_TX_1P045V       (0b01011 << 2)
 184 #define IOMUXC_GPR13_SATA_PHY_2_TX_1P054V       (0b01100 << 2)
 185 #define IOMUXC_GPR13_SATA_PHY_2_TX_1P064V       (0b01101 << 2)
 186 #define IOMUXC_GPR13_SATA_PHY_2_TX_1P074V       (0b01110 << 2)
 187 #define IOMUXC_GPR13_SATA_PHY_2_TX_1P084V       (0b01111 << 2)
 188 #define IOMUXC_GPR13_SATA_PHY_2_TX_1P094V       (0b10000 << 2)
 189 #define IOMUXC_GPR13_SATA_PHY_2_TX_1P104V       (0b10001 << 2)
 190 #define IOMUXC_GPR13_SATA_PHY_2_TX_1P113V       (0b10010 << 2)
 191 #define IOMUXC_GPR13_SATA_PHY_2_TX_1P123V       (0b10011 << 2)
 192 #define IOMUXC_GPR13_SATA_PHY_2_TX_1P133V       (0b10100 << 2)
 193 #define IOMUXC_GPR13_SATA_PHY_2_TX_1P143V       (0b10101 << 2)
 194 #define IOMUXC_GPR13_SATA_PHY_2_TX_1P152V       (0b10110 << 2)
 195 #define IOMUXC_GPR13_SATA_PHY_2_TX_1P162V       (0b10111 << 2)
 196 #define IOMUXC_GPR13_SATA_PHY_2_TX_1P172V       (0b11000 << 2)
 197 #define IOMUXC_GPR13_SATA_PHY_2_TX_1P182V       (0b11001 << 2)
 198 #define IOMUXC_GPR13_SATA_PHY_2_TX_1P191V       (0b11010 << 2)
 199 #define IOMUXC_GPR13_SATA_PHY_2_TX_1P201V       (0b11011 << 2)
 200 #define IOMUXC_GPR13_SATA_PHY_2_TX_1P211V       (0b11100 << 2)
 201 #define IOMUXC_GPR13_SATA_PHY_2_TX_1P221V       (0b11101 << 2)
 202 #define IOMUXC_GPR13_SATA_PHY_2_TX_1P230V       (0b11110 << 2)
 203 #define IOMUXC_GPR13_SATA_PHY_2_TX_1P240V       (0b11111 << 2)
 204
 205 #define IOMUXC_GPR13_SATA_PHY_1_FAST    0
 206 #define IOMUXC_GPR13_SATA_PHY_1_MEDIUM  1
 207 #define IOMUXC_GPR13_SATA_PHY_1_SLOW    2
 208
 209 #define IOMUXC_GPR13_SATA_MASK (IOMUXC_GPR13_SATA_PHY_8_MASK \
 210                                 |IOMUXC_GPR13_SATA_PHY_7_MASK \
 211                                 |IOMUXC_GPR13_SATA_PHY_6_MASK \
 212                                 |IOMUXC_GPR13_SATA_SPEED_MASK \
 213                                 |IOMUXC_GPR13_SATA_PHY_5_MASK \
 214                                 |IOMUXC_GPR13_SATA_PHY_4_MASK \
 215                                 |IOMUXC_GPR13_SATA_PHY_3_MASK \
 216                                 |IOMUXC_GPR13_SATA_PHY_2_MASK \
 217                                 |IOMUXC_GPR13_SATA_PHY_1_MASK)
 218
 219 #endif  /* __MACH_IOMUX_V3_H__*/