arch/nds32/cpu/n1213/ag102/cpu.c

   1 /*
   2  * (C) Copyright 2002
   3  * Sysgo Real-Time Solutions, GmbH <www.elinos.com>
   4  * Marius Groeger <mgroeger@sysgo.de>
   5  *
   6  * (C) Copyright 2002
   7  * Gary Jennejohn, DENX Software Engineering, <gj@denx.de>
   8  *
   9  * Copyright (C) 2011 Andes Technology Corporation
  10  * Shawn Lin, Andes Technology Corporation <nobuhiro@andestech.com>
  11  * Macpaul Lin, Andes Technology Corporation <macpaul@andestech.com>
  12  *
  13  * See file CREDITS for list of people who contributed to this
  14  * project.
  15  *
  16  * This program is free software; you can redistribute it and/or
  17  * modify it under the terms of the GNU General Public License as
  18  * published by the Free Software Foundation; either version 2 of
  19  * the License, or (at your option) any later version.
  20  *
  21  * This program is distributed in the hope that it will be useful,
  22  * but WITHOUT ANY WARRANTY; without even the implied warranty of
  23  * MERCHANTABILITY or FITNESS FOR A PARTICULAR PURPOSE.  See the
  24  * GNU General Public License for more details.
  25  *
  26  * You should have received a copy of the GNU General Public License
  27  * along with this program; if not, write to the Free Software
  28  * Foundation, Inc., 59 Temple Place, Suite 330, Boston,
  29  * MA 02111-1307 USA
  30  */
  31
  32 /* CPU specific code */
  33 #include <common.h>
  34 #include <command.h>
  35 #include <watchdog.h>
  36 #include <asm/cache.h>
  37
  38 #include <faraday/ftwdt010_wdt.h>
  39
  40 /*
  41  * cleanup_before_linux() is called just before we call linux
  42  * it prepares the processor for linux
  43  *
  44  * we disable interrupt and caches.
  45  */
  46 int cleanup_before_linux(void)
  47 {
  48         disable_interrupts();
  49
  50 #ifdef CONFIG_MMU
  51         /* turn off I/D-cache */
  52         icache_disable();
  53         dcache_disable();
  54
  55         /* flush I/D-cache */
  56         invalidate_icac();
  57         invalidate_dcac();
  58 #endif
  59
  60         return 0;
  61 }
  62
  63 int do_reset(cmd_tbl_t *cmdtp, int flag, int argc, char * const argv[])
  64 {
  65         disable_interrupts();
  66
  67         /*
  68          * reset to the base addr of andesboot.
  69          * currently no ROM loader at addr 0.
  70          * do not use reset_cpu(0);
  71          */
  72 #ifdef CONFIG_FTWDT010_WATCHDOG
  73         /*
  74          * workaround: if we use CONFIG_HW_WATCHDOG with ftwdt010, will lead
  75          * automatic hardware reset when booting Linux.
  76          * Please do not use CONFIG_HW_WATCHDOG and WATCHDOG_RESET() here.
  77          */
  78         ftwdt010_wdt_reset();
  79 #endif /* CONFIG_FTWDT010_WATCHDOG */
  80         hang();
  81
  82         /*NOTREACHED*/
  83 }
  84
  85 static inline unsigned long CACHE_LINE_SIZE(enum cache_t cache)
  86 {
  87         if (cache == ICACHE)
  88                 return 8 << (((GET_ICM_CFG() & ICM_CFG_MSK_ISZ) \
  89                                         >> ICM_CFG_OFF_ISZ) - 1);
  90         else
  91                 return 8 << (((GET_DCM_CFG() & DCM_CFG_MSK_DSZ) \
  92                                         >> DCM_CFG_OFF_DSZ) - 1);
  93 }
  94
  95 void dcache_flush_range(unsigned long start, unsigned long end)
  96 {
  97         unsigned long line_size;
  98
  99         line_size = CACHE_LINE_SIZE(DCACHE);
 100
 101         while (end > start) {
 102                 __asm__ volatile ("\n\tcctl %0, L1D_VA_WB" : : "r"(start));
 103                 __asm__ volatile ("\n\tcctl %0, L1D_VA_INVAL" : : "r"(start));
 104                 start += line_size;
 105         }
 106 }
 107
 108 void icache_inval_range(unsigned long start, unsigned long end)
 109 {
 110         unsigned long line_size;
 111
 112         line_size = CACHE_LINE_SIZE(ICACHE);
 113         while (end > start) {
 114                 __asm__ volatile ("\n\tcctl %0, L1I_VA_INVAL" : : "r"(start));
 115                 start += line_size;
 116         }
 117 }
 118
 119 void flush_cache(unsigned long addr, unsigned long size)
 120 {
 121         dcache_flush_range(addr, addr + size);
 122         icache_inval_range(addr, addr + size);
 123 }
 124
 125 void icache_enable(void)
 126 {
 127         __asm__ __volatile__ (
 128                 "mfsr   $p0, $mr8\n\t"
 129                 "ori    $p0, $p0, 0x01\n\t"
 130                 "mtsr   $p0, $mr8\n\t"
 131                 "isb\n\t"
 132         );
 133 }
 134
 135 void icache_disable(void)
 136 {
 137         __asm__ __volatile__ (
 138                 "mfsr   $p0, $mr8\n\t"
 139                 "li     $p1, ~0x01\n\t"
 140                 "and    $p0, $p0, $p1\n\t"
 141                 "mtsr   $p0, $mr8\n\t"
 142                 "isb\n\t"
 143         );
 144 }
 145
 146 int icache_status(void)
 147 {
 148         int ret;
 149
 150          __asm__ __volatile__ (
 151                 "mfsr   $p0, $mr8\n\t"
 152                 "andi   %0,  $p0, 0x01\n\t"
 153                 : "=r" (ret)
 154                 :
 155                 : "memory"
 156         );
 157
 158          return ret;
 159 }
 160
 161 void dcache_enable(void)
 162 {
 163          __asm__ __volatile__ (
 164                 "mfsr   $p0, $mr8\n\t"
 165                 "ori    $p0, $p0, 0x02\n\t"
 166                 "mtsr   $p0, $mr8\n\t"
 167                 "isb\n\t"
 168         );
 169 }
 170
 171 void dcache_disable(void)
 172 {
 173          __asm__ __volatile__ (
 174                 "mfsr   $p0, $mr8\n\t"
 175                 "li     $p1, ~0x02\n\t"
 176                 "and    $p0, $p0, $p1\n\t"
 177                 "mtsr   $p0, $mr8\n\t"
 178                 "isb\n\t"
 179         );
 180 }
 181
 182 int dcache_status(void)
 183 {
 184         int ret;
 185
 186         __asm__ __volatile__ (
 187                 "mfsr   $p0, $mr8\n\t"
 188                 "andi   %0, $p0, 0x02\n\t"
 189                 : "=r" (ret)
 190                 :
 191                 : "memory"
 192          );
 193
 194          return ret;
 195 }