arch/powerpc/cpu/mpc85xx/cpu_init.c

   1 /*
   2  * Copyright 2007-2011 Freescale Semiconductor, Inc.
   3  *
   4  * (C) Copyright 2003 Motorola Inc.
   5  * Modified by Xianghua Xiao, X.Xiao@motorola.com
   6  *
   7  * (C) Copyright 2000
   8  * Wolfgang Denk, DENX Software Engineering, wd@denx.de.
   9  *
  10  * See file CREDITS for list of people who contributed to this
  11  * project.
  12  *
  13  * This program is free software; you can redistribute it and/or
  14  * modify it under the terms of the GNU General Public License as
  15  * published by the Free Software Foundation; either version 2 of
  16  * the License, or (at your option) any later version.
  17  *
  18  * This program is distributed in the hope that it will be useful,
  19  * but WITHOUT ANY WARRANTY; without even the implied warranty of
  20  * MERCHANTABILITY or FITNESS FOR A PARTICULAR PURPOSE.  See the
  21  * GNU General Public License for more details.
  22  *
  23  * You should have received a copy of the GNU General Public License
  24  * along with this program; if not, write to the Free Software
  25  * Foundation, Inc., 59 Temple Place, Suite 330, Boston,
  26  * MA 02111-1307 USA
  27  */
  28
  29 #include <common.h>
  30 #include <watchdog.h>
  31 #include <asm/processor.h>
  32 #include <ioports.h>
  33 #include <sata.h>
  34 #include <asm/io.h>
  35 #include <asm/cache.h>
  36 #include <asm/mmu.h>
  37 #include <asm/fsl_law.h>
  38 #include <asm/fsl_serdes.h>
  39 #include "mp.h"
  40
  41 DECLARE_GLOBAL_DATA_PTR;
  42
  43 extern void srio_init(void);
  44
  45 #ifdef CONFIG_QE
  46 extern qe_iop_conf_t qe_iop_conf_tab[];
  47 extern void qe_config_iopin(u8 port, u8 pin, int dir,
  48                                 int open_drain, int assign);
  49 extern void qe_init(uint qe_base);
  50 extern void qe_reset(void);
  51
  52 static void config_qe_ioports(void)
  53 {
  54         u8      port, pin;
  55         int     dir, open_drain, assign;
  56         int     i;
  57
  58         for (i = 0; qe_iop_conf_tab[i].assign != QE_IOP_TAB_END; i++) {
  59                 port            = qe_iop_conf_tab[i].port;
  60                 pin             = qe_iop_conf_tab[i].pin;
  61                 dir             = qe_iop_conf_tab[i].dir;
  62                 open_drain      = qe_iop_conf_tab[i].open_drain;
  63                 assign          = qe_iop_conf_tab[i].assign;
  64                 qe_config_iopin(port, pin, dir, open_drain, assign);
  65         }
  66 }
  67 #endif
  68
  69 #ifdef CONFIG_CPM2
  70 void config_8560_ioports (volatile ccsr_cpm_t * cpm)
  71 {
  72         int portnum;
  73
  74         for (portnum = 0; portnum < 4; portnum++) {
  75                 uint pmsk = 0,
  76                      ppar = 0,
  77                      psor = 0,
  78                      pdir = 0,
  79                      podr = 0,
  80                      pdat = 0;
  81                 iop_conf_t *iopc = (iop_conf_t *) & iop_conf_tab[portnum][0];
  82                 iop_conf_t *eiopc = iopc + 32;
  83                 uint msk = 1;
  84
  85                 /*
  86                  * NOTE:
  87                  * index 0 refers to pin 31,
  88                  * index 31 refers to pin 0
  89                  */
  90                 while (iopc < eiopc) {
  91                         if (iopc->conf) {
  92                                 pmsk |= msk;
  93                                 if (iopc->ppar)
  94                                         ppar |= msk;
  95                                 if (iopc->psor)
  96                                         psor |= msk;
  97                                 if (iopc->pdir)
  98                                         pdir |= msk;
  99                                 if (iopc->podr)
 100                                         podr |= msk;
 101                                 if (iopc->pdat)
 102                                         pdat |= msk;
 103                         }
 104
 105                         msk <<= 1;
 106                         iopc++;
 107                 }
 108
 109                 if (pmsk != 0) {
 110                         volatile ioport_t *iop = ioport_addr (cpm, portnum);
 111                         uint tpmsk = ~pmsk;
 112
 113                         /*
 114                          * the (somewhat confused) paragraph at the
 115                          * bottom of page 35-5 warns that there might
 116                          * be "unknown behaviour" when programming
 117                          * PSORx and PDIRx, if PPARx = 1, so I
 118                          * decided this meant I had to disable the
 119                          * dedicated function first, and enable it
 120                          * last.
 121                          */
 122                         iop->ppar &= tpmsk;
 123                         iop->psor = (iop->psor & tpmsk) | psor;
 124                         iop->podr = (iop->podr & tpmsk) | podr;
 125                         iop->pdat = (iop->pdat & tpmsk) | pdat;
 126                         iop->pdir = (iop->pdir & tpmsk) | pdir;
 127                         iop->ppar |= ppar;
 128                 }
 129         }
 130 }
 131 #endif
 132
 133 #ifdef CONFIG_SYS_FSL_CPC
 134 static void enable_cpc(void)
 135 {
 136         int i;
 137         u32 size = 0;
 138
 139         cpc_corenet_t *cpc = (cpc_corenet_t *)CONFIG_SYS_FSL_CPC_ADDR;
 140
 141         for (i = 0; i < CONFIG_SYS_NUM_CPC; i++, cpc++) {
 142                 u32 cpccfg0 = in_be32(&cpc->cpccfg0);
 143                 size += CPC_CFG0_SZ_K(cpccfg0);
 144
 145 #ifdef CONFIG_SYS_FSL_ERRATUM_CPC_A002
 146                 setbits_be32(&cpc->cpchdbcr0, CPC_HDBCR0_TAG_ECC_SCRUB_DIS);
 147 #endif
 148 #ifdef CONFIG_SYS_FSL_ERRATUM_CPC_A003
 149                 setbits_be32(&cpc->cpchdbcr0, CPC_HDBCR0_DATA_ECC_SCRUB_DIS);
 150 #endif
 151
 152                 out_be32(&cpc->cpccsr0, CPC_CSR0_CE | CPC_CSR0_PE);
 153                 /* Read back to sync write */
 154                 in_be32(&cpc->cpccsr0);
 155
 156         }
 157
 158         printf("Corenet Platform Cache: %d KB enabled\n", size);
 159 }
 160
 161 void invalidate_cpc(void)
 162 {
 163         int i;
 164         cpc_corenet_t *cpc = (cpc_corenet_t *)CONFIG_SYS_FSL_CPC_ADDR;
 165
 166         for (i = 0; i < CONFIG_SYS_NUM_CPC; i++, cpc++) {
 167                 /* Flash invalidate the CPC and clear all the locks */
 168                 out_be32(&cpc->cpccsr0, CPC_CSR0_FI | CPC_CSR0_LFC);
 169                 while (in_be32(&cpc->cpccsr0) & (CPC_CSR0_FI | CPC_CSR0_LFC))
 170                         ;
 171         }
 172 }
 173 #else
 174 #define enable_cpc()
 175 #define invalidate_cpc()
 176 #endif /* CONFIG_SYS_FSL_CPC */
 177
 178 /*
 179  * Breathe some life into the CPU...
 180  *
 181  * Set up the memory map
 182  * initialize a bunch of registers
 183  */
 184
 185 #ifdef CONFIG_FSL_CORENET
 186 static void corenet_tb_init(void)
 187 {
 188         volatile ccsr_rcpm_t *rcpm =
 189                 (void *)(CONFIG_SYS_FSL_CORENET_RCPM_ADDR);
 190         volatile ccsr_pic_t *pic =
 191                 (void *)(CONFIG_SYS_MPC8xxx_PIC_ADDR);
 192         u32 whoami = in_be32(&pic->whoami);
 193
 194         /* Enable the timebase register for this core */
 195         out_be32(&rcpm->ctbenrl, (1 << whoami));
 196 }
 197 #endif
 198
 199 void cpu_init_f (void)
 200 {
 201         extern void m8560_cpm_reset (void);
 202 #ifdef CONFIG_MPC8548
 203         ccsr_local_ecm_t *ecm = (void *)(CONFIG_SYS_MPC85xx_ECM_ADDR);
 204         uint svr = get_svr();
 205
 206         /*
 207          * CPU2 errata workaround: A core hang possible while executing
 208          * a msync instruction and a snoopable transaction from an I/O
 209          * master tagged to make quick forward progress is present.
 210          * Fixed in silicon rev 2.1.
 211          */
 212         if ((SVR_MAJ(svr) == 1) || ((SVR_MAJ(svr) == 2 && SVR_MIN(svr) == 0x0)))
 213                 out_be32(&ecm->eebpcr, in_be32(&ecm->eebpcr) | (1 << 16));
 214 #endif
 215
 216         disable_tlb(14);
 217         disable_tlb(15);
 218
 219 #ifdef CONFIG_CPM2
 220         config_8560_ioports((ccsr_cpm_t *)CONFIG_SYS_MPC85xx_CPM_ADDR);
 221 #endif
 222
 223        init_early_memctl_regs();
 224
 225 #if defined(CONFIG_CPM2)
 226         m8560_cpm_reset();
 227 #endif
 228 #ifdef CONFIG_QE
 229         /* Config QE ioports */
 230         config_qe_ioports();
 231 #endif
 232 #if defined(CONFIG_FSL_DMA)
 233         dma_init();
 234 #endif
 235 #ifdef CONFIG_FSL_CORENET
 236         corenet_tb_init();
 237 #endif
 238         init_used_tlb_cams();
 239
 240         /* Invalidate the CPC before DDR gets enabled */
 241         invalidate_cpc();
 242 }
 243
 244 /* Implement a dummy function for those platforms w/o SERDES */
 245 static void __fsl_serdes__init(void)
 246 {
 247         return ;
 248 }
 249 __attribute__((weak, alias("__fsl_serdes__init"))) void fsl_serdes_init(void);
 250
 251 /*
 252  * Initialize L2 as cache.
 253  *
 254  * The newer 8548, etc, parts have twice as much cache, but
 255  * use the same bit-encoding as the older 8555, etc, parts.
 256  *
 257  */
 258 int cpu_init_r(void)
 259 {
 260 #ifdef CONFIG_SYS_LBC_LCRR
 261         volatile fsl_lbc_t *lbc = LBC_BASE_ADDR;
 262 #endif
 263
 264 #if defined(CONFIG_SYS_P4080_ERRATUM_CPU22)
 265         flush_dcache();
 266         mtspr(L1CSR2, (mfspr(L1CSR2) | L1CSR2_DCWS));
 267         sync();
 268 #endif
 269
 270         puts ("L2:    ");
 271
 272 #if defined(CONFIG_L2_CACHE)
 273         volatile ccsr_l2cache_t *l2cache = (void *)CONFIG_SYS_MPC85xx_L2_ADDR;
 274         volatile uint cache_ctl;
 275         uint svr, ver;
 276         uint l2srbar;
 277         u32 l2siz_field;
 278
 279         svr = get_svr();
 280         ver = SVR_SOC_VER(svr);
 281
 282         asm("msync;isync");
 283         cache_ctl = l2cache->l2ctl;
 284
 285 #if defined(CONFIG_SYS_RAMBOOT) && defined(CONFIG_SYS_INIT_L2_ADDR)
 286         if (cache_ctl & MPC85xx_L2CTL_L2E) {
 287                 /* Clear L2 SRAM memory-mapped base address */
 288                 out_be32(&l2cache->l2srbar0, 0x0);
 289                 out_be32(&l2cache->l2srbar1, 0x0);
 290
 291                 /* set MBECCDIS=0, SBECCDIS=0 */
 292                 clrbits_be32(&l2cache->l2errdis,
 293                                 (MPC85xx_L2ERRDIS_MBECC |
 294                                  MPC85xx_L2ERRDIS_SBECC));
 295
 296                 /* set L2E=0, L2SRAM=0 */
 297                 clrbits_be32(&l2cache->l2ctl,
 298                                 (MPC85xx_L2CTL_L2E |
 299                                  MPC85xx_L2CTL_L2SRAM_ENTIRE));
 300         }
 301 #endif
 302
 303         l2siz_field = (cache_ctl >> 28) & 0x3;
 304
 305         switch (l2siz_field) {
 306         case 0x0:
 307                 printf(" unknown size (0x%08x)\n", cache_ctl);
 308                 return -1;
 309                 break;
 310         case 0x1:
 311                 if (ver == SVR_8540 || ver == SVR_8560   ||
 312                     ver == SVR_8541 || ver == SVR_8541_E ||
 313                     ver == SVR_8555 || ver == SVR_8555_E) {
 314                         puts("128 KB ");
 315                         /* set L2E=1, L2I=1, & L2BLKSZ=1 (128 Kbyte) */
 316                         cache_ctl = 0xc4000000;
 317                 } else {
 318                         puts("256 KB ");
 319                         cache_ctl = 0xc0000000; /* set L2E=1, L2I=1, & L2SRAM=0 */
 320                 }
 321                 break;
 322         case 0x2:
 323                 if (ver == SVR_8540 || ver == SVR_8560   ||
 324                     ver == SVR_8541 || ver == SVR_8541_E ||
 325                     ver == SVR_8555 || ver == SVR_8555_E) {
 326                         puts("256 KB ");
 327                         /* set L2E=1, L2I=1, & L2BLKSZ=2 (256 Kbyte) */
 328                         cache_ctl = 0xc8000000;
 329                 } else {
 330                         puts ("512 KB ");
 331                         /* set L2E=1, L2I=1, & L2SRAM=0 */
 332                         cache_ctl = 0xc0000000;
 333                 }
 334                 break;
 335         case 0x3:
 336                 puts("1024 KB ");
 337                 /* set L2E=1, L2I=1, & L2SRAM=0 */
 338                 cache_ctl = 0xc0000000;
 339                 break;
 340         }
 341
 342         if (l2cache->l2ctl & MPC85xx_L2CTL_L2E) {
 343                 puts("already enabled");
 344                 l2srbar = l2cache->l2srbar0;
 345 #if defined(CONFIG_SYS_INIT_L2_ADDR) && defined(CONFIG_SYS_FLASH_BASE)
 346                 if (l2cache->l2ctl & MPC85xx_L2CTL_L2SRAM_ENTIRE
 347                                 && l2srbar >= CONFIG_SYS_FLASH_BASE) {
 348                         l2srbar = CONFIG_SYS_INIT_L2_ADDR;
 349                         l2cache->l2srbar0 = l2srbar;
 350                         printf("moving to 0x%08x", CONFIG_SYS_INIT_L2_ADDR);
 351                 }
 352 #endif /* CONFIG_SYS_INIT_L2_ADDR */
 353                 puts("\n");
 354         } else {
 355                 asm("msync;isync");
 356                 l2cache->l2ctl = cache_ctl; /* invalidate & enable */
 357                 asm("msync;isync");
 358                 puts("enabled\n");
 359         }
 360 #elif defined(CONFIG_BACKSIDE_L2_CACHE)
 361         u32 l2cfg0 = mfspr(SPRN_L2CFG0);
 362
 363         /* invalidate the L2 cache */
 364         mtspr(SPRN_L2CSR0, (L2CSR0_L2FI|L2CSR0_L2LFC));
 365         while (mfspr(SPRN_L2CSR0) & (L2CSR0_L2FI|L2CSR0_L2LFC))
 366                 ;
 367
 368 #ifdef CONFIG_SYS_CACHE_STASHING
 369         /* set stash id to (coreID) * 2 + 32 + L2 (1) */
 370         mtspr(SPRN_L2CSR1, (32 + 1));
 371 #endif
 372
 373         /* enable the cache */
 374         mtspr(SPRN_L2CSR0, CONFIG_SYS_INIT_L2CSR0);
 375
 376         if (CONFIG_SYS_INIT_L2CSR0 & L2CSR0_L2E) {
 377                 while (!(mfspr(SPRN_L2CSR0) & L2CSR0_L2E))
 378                         ;
 379                 printf("%d KB enabled\n", (l2cfg0 & 0x3fff) * 64);
 380         }
 381 #else
 382         puts("disabled\n");
 383 #endif
 384
 385         enable_cpc();
 386
 387         /* needs to be in ram since code uses global static vars */
 388         fsl_serdes_init();
 389
 390 #ifdef CONFIG_SYS_SRIO
 391         srio_init();
 392 #endif
 393
 394 #if defined(CONFIG_MP)
 395         setup_mp();
 396 #endif
 397
 398 #ifdef CONFIG_SYS_FSL_ERRATUM_ESDHC136
 399         {
 400                 void *p;
 401                 p = (void *)CONFIG_SYS_DCSRBAR + 0x20520;
 402                 setbits_be32(p, 1 << (31 - 14));
 403         }
 404 #endif
 405
 406 #ifdef CONFIG_SYS_LBC_LCRR
 407         /*
 408          * Modify the CLKDIV field of LCRR register to improve the writing
 409          * speed for NOR flash.
 410          */
 411         clrsetbits_be32(&lbc->lcrr, LCRR_CLKDIV, CONFIG_SYS_LBC_LCRR);
 412         __raw_readl(&lbc->lcrr);
 413         isync();
 414 #endif
 415
 416         return 0;
 417 }
 418
 419 extern void setup_ivors(void);
 420
 421 void arch_preboot_os(void)
 422 {
 423         u32 msr;
 424
 425         /*
 426          * We are changing interrupt offsets and are about to boot the OS so
 427          * we need to make sure we disable all async interrupts. EE is already
 428          * disabled by the time we get called.
 429          */
 430         msr = mfmsr();
 431         msr &= ~(MSR_ME|MSR_CE|MSR_DE);
 432         mtmsr(msr);
 433
 434         setup_ivors();
 435 }
 436
 437 #if defined(CONFIG_CMD_SATA) && defined(CONFIG_FSL_SATA)
 438 int sata_initialize(void)
 439 {
 440         if (is_serdes_configured(SATA1) || is_serdes_configured(SATA2))
 441                 return __sata_initialize();
 442
 443         return 1;
 444 }
 445 #endif
 446
 447 void cpu_secondary_init_r(void)
 448 {
 449 #ifdef CONFIG_QE
 450         uint qe_base = CONFIG_SYS_IMMR + 0x00080000; /* QE immr base */
 451         qe_init(qe_base);
 452         qe_reset();
 453 #endif
 454 }