arch/powerpc/cpu/mpc85xx/release.S

   1 /*
   2  * Copyright 2008-2011 Freescale Semiconductor, Inc.
   3  * Kumar Gala <kumar.gala@freescale.com>
   4  *
   5  * See file CREDITS for list of people who contributed to this
   6  * project.
   7  *
   8  * This program is free software; you can redistribute it and/or
   9  * modify it under the terms of the GNU General Public License as
  10  * published by the Free Software Foundation; either version 2 of
  11  * the License, or (at your option) any later version.
  12  *
  13  * This program is distributed in the hope that it will be useful,
  14  * but WITHOUT ANY WARRANTY; without even the implied warranty of
  15  * MERCHANTABILITY or FITNESS FOR A PARTICULAR PURPOSE.  See the
  16  * GNU General Public License for more details.
  17  *
  18  * You should have received a copy of the GNU General Public License
  19  * along with this program; if not, write to the Free Software
  20  * Foundation, Inc., 59 Temple Place, Suite 330, Boston,
  21  * MA 02111-1307 USA
  22  */
  23
  24 #include <asm-offsets.h>
  25 #include <config.h>
  26 #include <mpc85xx.h>
  27 #include <version.h>
  28
  29 #define _LINUX_CONFIG_H 1       /* avoid reading Linux autoconf.h file  */
  30
  31 #include <ppc_asm.tmpl>
  32 #include <ppc_defs.h>
  33
  34 #include <asm/cache.h>
  35 #include <asm/mmu.h>
  36
  37 /* To boot secondary cpus, we need a place for them to start up.
  38  * Normally, they start at 0xfffffffc, but that's usually the
  39  * firmware, and we don't want to have to run the firmware again.
  40  * Instead, the primary cpu will set the BPTR to point here to
  41  * this page.  We then set up the core, and head to
  42  * start_secondary.  Note that this means that the code below
  43  * must never exceed 1023 instructions (the branch at the end
  44  * would then be the 1024th).
  45  */
  46         .globl  __secondary_start_page
  47         .align  12
  48 __secondary_start_page:
  49 /* First do some preliminary setup */
  50         lis     r3, HID0_EMCP@h         /* enable machine check */
  51 #ifndef CONFIG_E500MC
  52         ori     r3,r3,HID0_TBEN@l       /* enable Timebase */
  53 #endif
  54 #ifdef CONFIG_PHYS_64BIT
  55         ori     r3,r3,HID0_ENMAS7@l     /* enable MAS7 updates */
  56 #endif
  57         mtspr   SPRN_HID0,r3
  58
  59 #ifndef CONFIG_E500MC
  60         li      r3,(HID1_ASTME|HID1_ABE)@l      /* Addr streaming & broadcast */
  61         mfspr   r0,PVR
  62         andi.   r0,r0,0xff
  63         cmpwi   r0,0x50@l       /* if we are rev 5.0 or greater set MBDD */
  64         blt 1f
  65         /* Set MBDD bit also */
  66         ori r3, r3, HID1_MBDD@l
  67 1:
  68         mtspr   SPRN_HID1,r3
  69 #endif
  70
  71 #ifdef CONFIG_SYS_FSL_ERRATUM_CPU_A003999
  72         mfspr   r3,977
  73         oris    r3,r3,0x0100
  74         mtspr   977,r3
  75 #endif
  76
  77         /* Enable branch prediction */
  78         lis     r3,BUCSR_ENABLE@h
  79         ori     r3,r3,BUCSR_ENABLE@l
  80         mtspr   SPRN_BUCSR,r3
  81
  82         /* Ensure TB is 0 */
  83         li      r3,0
  84         mttbl   r3
  85         mttbu   r3
  86
  87         /* Enable/invalidate the I-Cache */
  88         lis     r2,(L1CSR1_ICFI|L1CSR1_ICLFR)@h
  89         ori     r2,r2,(L1CSR1_ICFI|L1CSR1_ICLFR)@l
  90         mtspr   SPRN_L1CSR1,r2
  91 1:
  92         mfspr   r3,SPRN_L1CSR1
  93         and.    r1,r3,r2
  94         bne     1b
  95
  96         lis     r3,(L1CSR1_CPE|L1CSR1_ICE)@h
  97         ori     r3,r3,(L1CSR1_CPE|L1CSR1_ICE)@l
  98         mtspr   SPRN_L1CSR1,r3
  99         isync
 100 2:
 101         mfspr   r3,SPRN_L1CSR1
 102         andi.   r1,r3,L1CSR1_ICE@l
 103         beq     2b
 104
 105         /* Enable/invalidate the D-Cache */
 106         lis     r2,(L1CSR0_DCFI|L1CSR0_DCLFR)@h
 107         ori     r2,r2,(L1CSR0_DCFI|L1CSR0_DCLFR)@l
 108         mtspr   SPRN_L1CSR0,r2
 109 1:
 110         mfspr   r3,SPRN_L1CSR0
 111         and.    r1,r3,r2
 112         bne     1b
 113
 114         lis     r3,(L1CSR0_CPE|L1CSR0_DCE)@h
 115         ori     r3,r3,(L1CSR0_CPE|L1CSR0_DCE)@l
 116         mtspr   SPRN_L1CSR0,r3
 117         isync
 118 2:
 119         mfspr   r3,SPRN_L1CSR0
 120         andi.   r1,r3,L1CSR0_DCE@l
 121         beq     2b
 122
 123 #define toreset(x) (x - __secondary_start_page + 0xfffff000)
 124
 125         /* get our PIR to figure out our table entry */
 126         lis     r3,toreset(__spin_table)@h
 127         ori     r3,r3,toreset(__spin_table)@l
 128
 129         /* r10 has the base address for the entry */
 130         mfspr   r0,SPRN_PIR
 131 #ifdef CONFIG_E500MC
 132         rlwinm  r4,r0,27,27,31
 133 #else
 134         mr      r4,r0
 135 #endif
 136         slwi    r8,r4,5
 137         add     r10,r3,r8
 138
 139 #if defined(CONFIG_E500MC) && defined(CONFIG_SYS_CACHE_STASHING)
 140         /* set stash id to (coreID) * 2 + 32 + L1 CT (0) */
 141         slwi    r8,r4,1
 142         addi    r8,r8,32
 143         mtspr   L1CSR2,r8
 144 #endif
 145
 146 #if defined(CONFIG_SYS_P4080_ERRATUM_CPU22) || \
 147         defined(CONFIG_SYS_FSL_ERRATUM_NMG_CPU_A011)
 148         /*
 149          * CPU22 applies to P4080 rev 1.0, 2.0, fixed in 3.0
 150          * NMG_CPU_A011 applies to P4080 rev 1.0, 2.0, fixed in 3.0
 151          * also appleis to P3041 rev 1.0, 1.1, P2041 rev 1.0, 1.1
 152          */
 153         mfspr   r3,SPRN_SVR
 154         rlwinm  r6,r3,24,~0x800         /* clear E bit */
 155
 156         lis     r5,SVR_P4080@h
 157         ori     r5,r5,SVR_P4080@l
 158         cmpw    r6,r5
 159         bne     1f
 160
 161         rlwinm  r3,r3,0,0xf0
 162         li      r5,0x30
 163         cmpw    r3,r5
 164         bge     2f
 165 1:
 166         mfspr   r3,L1CSR2
 167         oris    r3,r3,(L1CSR2_DCWS)@h
 168         mtspr   L1CSR2,r3
 169 2:
 170 #endif
 171
 172 #ifdef CONFIG_BACKSIDE_L2_CACHE
 173         /* skip L2 setup on P2040/P2040E as they have no L2 */
 174         mfspr   r3,SPRN_SVR
 175         rlwinm  r6,r3,24,~0x800         /* clear E bit of SVR */
 176
 177         lis     r3,SVR_P2040@h
 178         ori     r3,r3,SVR_P2040@l
 179         cmpw    r6,r3
 180         beq 3f
 181
 182         /* Enable/invalidate the L2 cache */
 183         msync
 184         lis     r2,(L2CSR0_L2FI|L2CSR0_L2LFC)@h
 185         ori     r2,r2,(L2CSR0_L2FI|L2CSR0_L2LFC)@l
 186         mtspr   SPRN_L2CSR0,r2
 187 1:
 188         mfspr   r3,SPRN_L2CSR0
 189         and.    r1,r3,r2
 190         bne     1b
 191
 192 #ifdef CONFIG_SYS_CACHE_STASHING
 193         /* set stash id to (coreID) * 2 + 32 + L2 (1) */
 194         addi    r3,r8,1
 195         mtspr   SPRN_L2CSR1,r3
 196 #endif
 197
 198         lis     r3,CONFIG_SYS_INIT_L2CSR0@h
 199         ori     r3,r3,CONFIG_SYS_INIT_L2CSR0@l
 200         mtspr   SPRN_L2CSR0,r3
 201         isync
 202 2:
 203         mfspr   r3,SPRN_L2CSR0
 204         andis.  r1,r3,L2CSR0_L2E@h
 205         beq     2b
 206 #endif
 207 3:
 208
 209 #define EPAPR_MAGIC             (0x45504150)
 210 #define ENTRY_ADDR_UPPER        0
 211 #define ENTRY_ADDR_LOWER        4
 212 #define ENTRY_R3_UPPER          8
 213 #define ENTRY_R3_LOWER          12
 214 #define ENTRY_RESV              16
 215 #define ENTRY_PIR               20
 216 #define ENTRY_R6_UPPER          24
 217 #define ENTRY_R6_LOWER          28
 218 #define ENTRY_SIZE              32
 219
 220         /* setup the entry */
 221         li      r3,0
 222         li      r8,1
 223         stw     r0,ENTRY_PIR(r10)
 224         stw     r3,ENTRY_ADDR_UPPER(r10)
 225         stw     r8,ENTRY_ADDR_LOWER(r10)
 226         stw     r3,ENTRY_R3_UPPER(r10)
 227         stw     r4,ENTRY_R3_LOWER(r10)
 228         stw     r3,ENTRY_R6_UPPER(r10)
 229         stw     r3,ENTRY_R6_LOWER(r10)
 230
 231         /* load r13 with the address of the 'bootpg' in SDRAM */
 232         lis     r13,toreset(__bootpg_addr)@h
 233         ori     r13,r13,toreset(__bootpg_addr)@l
 234         lwz     r13,0(r13)
 235
 236         /* setup mapping for AS = 1, and jump there */
 237         lis     r11,(MAS0_TLBSEL(1)|MAS0_ESEL(1))@h
 238         mtspr   SPRN_MAS0,r11
 239         lis     r11,(MAS1_VALID|MAS1_IPROT)@h
 240         ori     r11,r11,(MAS1_TS|MAS1_TSIZE(BOOKE_PAGESZ_4K))@l
 241         mtspr   SPRN_MAS1,r11
 242         oris    r11,r13,(MAS2_I|MAS2_G)@h
 243         ori     r11,r13,(MAS2_I|MAS2_G)@l
 244         mtspr   SPRN_MAS2,r11
 245         oris    r11,r13,(MAS3_SX|MAS3_SW|MAS3_SR)@h
 246         ori     r11,r13,(MAS3_SX|MAS3_SW|MAS3_SR)@l
 247         mtspr   SPRN_MAS3,r11
 248         tlbwe
 249
 250         bl      1f
 251 1:      mflr    r11
 252         /*
 253          * OR in 0xfff to create a mask of the bootpg SDRAM address.  We use
 254          * this mask to fixup the cpu spin table and the address that we want
 255          * to jump to, eg change them from 0xfffffxxx to 0x7ffffxxx if the
 256          * bootpg is at 0x7ffff000 in SDRAM.
 257          */
 258         ori     r13,r13,0xfff
 259         and     r11, r11, r13
 260         and     r10, r10, r13
 261
 262         addi    r11,r11,(2f-1b)
 263         mfmsr   r13
 264         ori     r12,r13,MSR_IS|MSR_DS@l
 265
 266         mtspr   SPRN_SRR0,r11
 267         mtspr   SPRN_SRR1,r12
 268         rfi
 269
 270         /* spin waiting for addr */
 271 2:
 272         lwz     r4,ENTRY_ADDR_LOWER(r10)
 273         andi.   r11,r4,1
 274         bne     2b
 275         isync
 276
 277         /* setup IVORs to match fixed offsets */
 278 #include "fixed_ivor.S"
 279
 280         /* get the upper bits of the addr */
 281         lwz     r11,ENTRY_ADDR_UPPER(r10)
 282
 283         /* setup branch addr */
 284         mtspr   SPRN_SRR0,r4
 285
 286         /* mark the entry as released */
 287         li      r8,3
 288         stw     r8,ENTRY_ADDR_LOWER(r10)
 289
 290         /* mask by ~64M to setup our tlb we will jump to */
 291         rlwinm  r12,r4,0,0,5
 292
 293         /* setup r3, r4, r5, r6, r7, r8, r9 */
 294         lwz     r3,ENTRY_R3_LOWER(r10)
 295         li      r4,0
 296         li      r5,0
 297         lwz     r6,ENTRY_R6_LOWER(r10)
 298         lis     r7,(64*1024*1024)@h
 299         li      r8,0
 300         li      r9,0
 301
 302         /* load up the pir */
 303         lwz     r0,ENTRY_PIR(r10)
 304         mtspr   SPRN_PIR,r0
 305         mfspr   r0,SPRN_PIR
 306         stw     r0,ENTRY_PIR(r10)
 307
 308         mtspr   IVPR,r12
 309 /*
 310  * Coming here, we know the cpu has one TLB mapping in TLB1[0]
 311  * which maps 0xfffff000-0xffffffff one-to-one.  We set up a
 312  * second mapping that maps addr 1:1 for 64M, and then we jump to
 313  * addr
 314  */
 315         lis     r10,(MAS0_TLBSEL(1)|MAS0_ESEL(0))@h
 316         mtspr   SPRN_MAS0,r10
 317         lis     r10,(MAS1_VALID|MAS1_IPROT)@h
 318         ori     r10,r10,(MAS1_TSIZE(BOOKE_PAGESZ_64M))@l
 319         mtspr   SPRN_MAS1,r10
 320         /* WIMGE = 0b00000 for now */
 321         mtspr   SPRN_MAS2,r12
 322         ori     r12,r12,(MAS3_SX|MAS3_SW|MAS3_SR)
 323         mtspr   SPRN_MAS3,r12
 324 #ifdef CONFIG_ENABLE_36BIT_PHYS
 325         mtspr   SPRN_MAS7,r11
 326 #endif
 327         tlbwe
 328
 329 /* Now we have another mapping for this page, so we jump to that
 330  * mapping
 331  */
 332         mtspr   SPRN_SRR1,r13
 333         rfi
 334
 335         /*
 336          * Allocate some space for the SDRAM address of the bootpg.
 337          * This variable has to be in the boot page so that it can
 338          * be accessed by secondary cores when they come out of reset.
 339          */
 340         .globl __bootpg_addr
 341 __bootpg_addr:
 342         .long   0
 343
 344         .align L1_CACHE_SHIFT
 345         .globl __spin_table
 346 __spin_table:
 347         .space CONFIG_MAX_CPUS*ENTRY_SIZE
 348
 349         /* Fill in the empty space.  The actual reset vector is
 350          * the last word of the page */
 351 __secondary_start_code_end:
 352         .space 4092 - (__secondary_start_code_end - __secondary_start_page)
 353 __secondary_reset_vector:
 354         b       __secondary_start_page