arch/powerpc/cpu/mpc85xx/start.S

   1 /*
   2  * Copyright 2004, 2007-2011 Freescale Semiconductor, Inc.
   3  * Copyright (C) 2003  Motorola,Inc.
   4  *
   5  * See file CREDITS for list of people who contributed to this
   6  * project.
   7  *
   8  * This program is free software; you can redistribute it and/or
   9  * modify it under the terms of the GNU General Public License as
  10  * published by the Free Software Foundation; either version 2 of
  11  * the License, or (at your option) any later version.
  12  *
  13  * This program is distributed in the hope that it will be useful,
  14  * but WITHOUT ANY WARRANTY; without even the implied warranty of
  15  * MERCHANTABILITY or FITNESS FOR A PARTICULAR PURPOSE.  See the
  16  * GNU General Public License for more details.
  17  *
  18  * You should have received a copy of the GNU General Public License
  19  * along with this program; if not, write to the Free Software
  20  * Foundation, Inc., 59 Temple Place, Suite 330, Boston,
  21  * MA 02111-1307 USA
  22  */
  23
  24 /* U-Boot Startup Code for Motorola 85xx PowerPC based Embedded Boards
  25  *
  26  * The processor starts at 0xfffffffc and the code is first executed in the
  27  * last 4K page(0xfffff000-0xffffffff) in flash/rom.
  28  *
  29  */
  30
  31 #include <asm-offsets.h>
  32 #include <config.h>
  33 #include <mpc85xx.h>
  34 #include <version.h>
  35
  36 #define _LINUX_CONFIG_H 1       /* avoid reading Linux autoconf.h file  */
  37
  38 #include <ppc_asm.tmpl>
  39 #include <ppc_defs.h>
  40
  41 #include <asm/cache.h>
  42 #include <asm/mmu.h>
  43
  44 #undef  MSR_KERNEL
  45 #define MSR_KERNEL ( MSR_ME )   /* Machine Check */
  46
  47 /*
  48  * Set up GOT: Global Offset Table
  49  *
  50  * Use r12 to access the GOT
  51  */
  52         START_GOT
  53         GOT_ENTRY(_GOT2_TABLE_)
  54         GOT_ENTRY(_FIXUP_TABLE_)
  55
  56 #ifndef CONFIG_NAND_SPL
  57         GOT_ENTRY(_start)
  58         GOT_ENTRY(_start_of_vectors)
  59         GOT_ENTRY(_end_of_vectors)
  60         GOT_ENTRY(transfer_to_handler)
  61 #endif
  62
  63         GOT_ENTRY(__init_end)
  64         GOT_ENTRY(__bss_end__)
  65         GOT_ENTRY(__bss_start)
  66         END_GOT
  67
  68 /*
  69  * e500 Startup -- after reset only the last 4KB of the effective
  70  * address space is mapped in the MMU L2 TLB1 Entry0. The .bootpg
  71  * section is located at THIS LAST page and basically does three
  72  * things: clear some registers, set up exception tables and
  73  * add more TLB entries for 'larger spaces'(e.g. the boot rom) to
  74  * continue the boot procedure.
  75
  76  * Once the boot rom is mapped by TLB entries we can proceed
  77  * with normal startup.
  78  *
  79  */
  80
  81         .section .bootpg,"ax"
  82         .globl _start_e500
  83
  84 _start_e500:
  85
  86 /* clear registers/arrays not reset by hardware */
  87
  88         /* L1 */
  89         li      r0,2
  90         mtspr   L1CSR0,r0       /* invalidate d-cache */
  91         mtspr   L1CSR1,r0       /* invalidate i-cache */
  92
  93         mfspr   r1,DBSR
  94         mtspr   DBSR,r1         /* Clear all valid bits */
  95
  96         /*
  97          *      Enable L1 Caches early
  98          *
  99          */
 100
 101 #if defined(CONFIG_E500MC) && defined(CONFIG_SYS_CACHE_STASHING)
 102         /* set stash id to (coreID) * 2 + 32 + L1 CT (0) */
 103         li      r2,(32 + 0)
 104         mtspr   L1CSR2,r2
 105 #endif
 106
 107         /* Enable/invalidate the I-Cache */
 108         lis     r2,(L1CSR1_ICFI|L1CSR1_ICLFR)@h
 109         ori     r2,r2,(L1CSR1_ICFI|L1CSR1_ICLFR)@l
 110         mtspr   SPRN_L1CSR1,r2
 111 1:
 112         mfspr   r3,SPRN_L1CSR1
 113         and.    r1,r3,r2
 114         bne     1b
 115
 116         lis     r3,(L1CSR1_CPE|L1CSR1_ICE)@h
 117         ori     r3,r3,(L1CSR1_CPE|L1CSR1_ICE)@l
 118         mtspr   SPRN_L1CSR1,r3
 119         isync
 120 2:
 121         mfspr   r3,SPRN_L1CSR1
 122         andi.   r1,r3,L1CSR1_ICE@l
 123         beq     2b
 124
 125         /* Enable/invalidate the D-Cache */
 126         lis     r2,(L1CSR0_DCFI|L1CSR0_DCLFR)@h
 127         ori     r2,r2,(L1CSR0_DCFI|L1CSR0_DCLFR)@l
 128         mtspr   SPRN_L1CSR0,r2
 129 1:
 130         mfspr   r3,SPRN_L1CSR0
 131         and.    r1,r3,r2
 132         bne     1b
 133
 134         lis     r3,(L1CSR0_CPE|L1CSR0_DCE)@h
 135         ori     r3,r3,(L1CSR0_CPE|L1CSR0_DCE)@l
 136         mtspr   SPRN_L1CSR0,r3
 137         isync
 138 2:
 139         mfspr   r3,SPRN_L1CSR0
 140         andi.   r1,r3,L1CSR0_DCE@l
 141         beq     2b
 142
 143         /* Setup interrupt vectors */
 144         lis     r1,CONFIG_SYS_MONITOR_BASE@h
 145         mtspr   IVPR,r1
 146
 147         li      r1,0x0100
 148         mtspr   IVOR0,r1        /* 0: Critical input */
 149         li      r1,0x0200
 150         mtspr   IVOR1,r1        /* 1: Machine check */
 151         li      r1,0x0300
 152         mtspr   IVOR2,r1        /* 2: Data storage */
 153         li      r1,0x0400
 154         mtspr   IVOR3,r1        /* 3: Instruction storage */
 155         li      r1,0x0500
 156         mtspr   IVOR4,r1        /* 4: External interrupt */
 157         li      r1,0x0600
 158         mtspr   IVOR5,r1        /* 5: Alignment */
 159         li      r1,0x0700
 160         mtspr   IVOR6,r1        /* 6: Program check */
 161         li      r1,0x0800
 162         mtspr   IVOR7,r1        /* 7: floating point unavailable */
 163         li      r1,0x0900
 164         mtspr   IVOR8,r1        /* 8: System call */
 165         /* 9: Auxiliary processor unavailable(unsupported) */
 166         li      r1,0x0a00
 167         mtspr   IVOR10,r1       /* 10: Decrementer */
 168         li      r1,0x0b00
 169         mtspr   IVOR11,r1       /* 11: Interval timer */
 170         li      r1,0x0c00
 171         mtspr   IVOR12,r1       /* 12: Watchdog timer */
 172         li      r1,0x0d00
 173         mtspr   IVOR13,r1       /* 13: Data TLB error */
 174         li      r1,0x0e00
 175         mtspr   IVOR14,r1       /* 14: Instruction TLB error */
 176         li      r1,0x0f00
 177         mtspr   IVOR15,r1       /* 15: Debug */
 178
 179         /* Clear and set up some registers. */
 180         li      r0,0x0000
 181         lis     r1,0xffff
 182         mtspr   DEC,r0                  /* prevent dec exceptions */
 183         mttbl   r0                      /* prevent fit & wdt exceptions */
 184         mttbu   r0
 185         mtspr   TSR,r1                  /* clear all timer exception status */
 186         mtspr   TCR,r0                  /* disable all */
 187         mtspr   ESR,r0                  /* clear exception syndrome register */
 188         mtspr   MCSR,r0                 /* machine check syndrome register */
 189         mtxer   r0                      /* clear integer exception register */
 190
 191 #ifdef CONFIG_SYS_BOOK3E_HV
 192         mtspr   MAS8,r0                 /* make sure MAS8 is clear */
 193 #endif
 194
 195         /* Enable Time Base and Select Time Base Clock */
 196         lis     r0,HID0_EMCP@h          /* Enable machine check */
 197 #if defined(CONFIG_ENABLE_36BIT_PHYS)
 198         ori     r0,r0,HID0_ENMAS7@l     /* Enable MAS7 */
 199 #endif
 200 #ifndef CONFIG_E500MC
 201         ori     r0,r0,HID0_TBEN@l       /* Enable Timebase */
 202 #endif
 203         mtspr   HID0,r0
 204
 205 #ifndef CONFIG_E500MC
 206         li      r0,(HID1_ASTME|HID1_ABE)@l      /* Addr streaming & broadcast */
 207         mfspr   r3,PVR
 208         andi.   r3,r3, 0xff
 209         cmpwi   r3,0x50@l       /* if we are rev 5.0 or greater set MBDD */
 210         blt 1f
 211         /* Set MBDD bit also */
 212         ori r0, r0, HID1_MBDD@l
 213 1:
 214         mtspr   HID1,r0
 215 #endif
 216
 217         /* Enable Branch Prediction */
 218 #if defined(CONFIG_BTB)
 219         lis     r0,BUCSR_ENABLE@h
 220         ori     r0,r0,BUCSR_ENABLE@l
 221         mtspr   SPRN_BUCSR,r0
 222 #endif
 223
 224 #if defined(CONFIG_SYS_INIT_DBCR)
 225         lis     r1,0xffff
 226         ori     r1,r1,0xffff
 227         mtspr   DBSR,r1                 /* Clear all status bits */
 228         lis     r0,CONFIG_SYS_INIT_DBCR@h       /* DBCR0[IDM] must be set */
 229         ori     r0,r0,CONFIG_SYS_INIT_DBCR@l
 230         mtspr   DBCR0,r0
 231 #endif
 232
 233 #ifdef CONFIG_MPC8569
 234 #define CONFIG_SYS_LBC_ADDR (CONFIG_SYS_CCSRBAR_DEFAULT + 0x5000)
 235 #define CONFIG_SYS_LBCR_ADDR (CONFIG_SYS_LBC_ADDR + 0xd0)
 236
 237         /* MPC8569 Rev.0 silcon needs to set bit 13 of LBCR to allow elBC to
 238          * use address space which is more than 12bits, and it must be done in
 239          * the 4K boot page. So we set this bit here.
 240          */
 241
 242         /* create a temp mapping TLB0[0] for LBCR  */
 243         lis     r6,FSL_BOOKE_MAS0(0, 0, 0)@h
 244         ori     r6,r6,FSL_BOOKE_MAS0(0, 0, 0)@l
 245
 246         lis     r7,FSL_BOOKE_MAS1(1, 0, 0, 0, BOOKE_PAGESZ_4K)@h
 247         ori     r7,r7,FSL_BOOKE_MAS1(1, 0, 0, 0, BOOKE_PAGESZ_4K)@l
 248
 249         lis     r8,FSL_BOOKE_MAS2(CONFIG_SYS_LBC_ADDR, MAS2_I|MAS2_G)@h
 250         ori     r8,r8,FSL_BOOKE_MAS2(CONFIG_SYS_LBC_ADDR, MAS2_I|MAS2_G)@l
 251
 252         lis     r9,FSL_BOOKE_MAS3(CONFIG_SYS_LBC_ADDR, 0,
 253                                                 (MAS3_SX|MAS3_SW|MAS3_SR))@h
 254         ori     r9,r9,FSL_BOOKE_MAS3(CONFIG_SYS_LBC_ADDR, 0,
 255                                                 (MAS3_SX|MAS3_SW|MAS3_SR))@l
 256
 257         mtspr   MAS0,r6
 258         mtspr   MAS1,r7
 259         mtspr   MAS2,r8
 260         mtspr   MAS3,r9
 261         isync
 262         msync
 263         tlbwe
 264
 265         /* Set LBCR register */
 266         lis     r4,CONFIG_SYS_LBCR_ADDR@h
 267         ori     r4,r4,CONFIG_SYS_LBCR_ADDR@l
 268
 269         lis     r5,CONFIG_SYS_LBC_LBCR@h
 270         ori     r5,r5,CONFIG_SYS_LBC_LBCR@l
 271         stw     r5,0(r4)
 272         isync
 273
 274         /* invalidate this temp TLB */
 275         lis     r4,CONFIG_SYS_LBC_ADDR@h
 276         ori     r4,r4,CONFIG_SYS_LBC_ADDR@l
 277         tlbivax 0,r4
 278         isync
 279
 280 #endif /* CONFIG_MPC8569 */
 281
 282         lis     r6,FSL_BOOKE_MAS0(1, 15, 0)@h
 283         ori     r6,r6,FSL_BOOKE_MAS0(1, 15, 0)@l
 284
 285 #ifndef CONFIG_SYS_RAMBOOT
 286         /* create a temp mapping in AS=1 to the 4M boot window */
 287         lis     r7,FSL_BOOKE_MAS1(1, 1, 0, 1, BOOKE_PAGESZ_4M)@h
 288         ori     r7,r7,FSL_BOOKE_MAS1(1, 1, 0, 1, BOOKE_PAGESZ_4M)@l
 289
 290         lis     r8,FSL_BOOKE_MAS2(CONFIG_SYS_MONITOR_BASE & 0xffc00000, (MAS2_I|MAS2_G))@h
 291         ori     r8,r8,FSL_BOOKE_MAS2(CONFIG_SYS_MONITOR_BASE & 0xffc00000, (MAS2_I|MAS2_G))@l
 292
 293         /* The 85xx has the default boot window 0xff800000 - 0xffffffff */
 294         lis     r9,FSL_BOOKE_MAS3(0xffc00000, 0, (MAS3_SX|MAS3_SW|MAS3_SR))@h
 295         ori     r9,r9,FSL_BOOKE_MAS3(0xffc00000, 0, (MAS3_SX|MAS3_SW|MAS3_SR))@l
 296 #else
 297         /*
 298          * create a temp mapping in AS=1 to the 1M CONFIG_SYS_MONITOR_BASE space, the main
 299          * image has been relocated to CONFIG_SYS_MONITOR_BASE on the second stage.
 300          */
 301         lis     r7,FSL_BOOKE_MAS1(1, 1, 0, 1, BOOKE_PAGESZ_1M)@h
 302         ori     r7,r7,FSL_BOOKE_MAS1(1, 1, 0, 1, BOOKE_PAGESZ_1M)@l
 303
 304         lis     r8,FSL_BOOKE_MAS2(CONFIG_SYS_MONITOR_BASE, (MAS2_I|MAS2_G))@h
 305         ori     r8,r8,FSL_BOOKE_MAS2(CONFIG_SYS_MONITOR_BASE, (MAS2_I|MAS2_G))@l
 306
 307         lis     r9,FSL_BOOKE_MAS3(CONFIG_SYS_MONITOR_BASE, 0, (MAS3_SX|MAS3_SW|MAS3_SR))@h
 308         ori     r9,r9,FSL_BOOKE_MAS3(CONFIG_SYS_MONITOR_BASE, 0, (MAS3_SX|MAS3_SW|MAS3_SR))@l
 309 #endif
 310
 311         mtspr   MAS0,r6
 312         mtspr   MAS1,r7
 313         mtspr   MAS2,r8
 314         mtspr   MAS3,r9
 315         isync
 316         msync
 317         tlbwe
 318
 319         /* create a temp mapping in AS=1 to the stack */
 320         lis     r6,FSL_BOOKE_MAS0(1, 14, 0)@h
 321         ori     r6,r6,FSL_BOOKE_MAS0(1, 14, 0)@l
 322
 323         lis     r7,FSL_BOOKE_MAS1(1, 1, 0, 1, BOOKE_PAGESZ_16K)@h
 324         ori     r7,r7,FSL_BOOKE_MAS1(1, 1, 0, 1, BOOKE_PAGESZ_16K)@l
 325
 326         lis     r8,FSL_BOOKE_MAS2(CONFIG_SYS_INIT_RAM_ADDR, 0)@h
 327         ori     r8,r8,FSL_BOOKE_MAS2(CONFIG_SYS_INIT_RAM_ADDR, 0)@l
 328
 329 #if defined(CONFIG_SYS_INIT_RAM_ADDR_PHYS_LOW) && \
 330     defined(CONFIG_SYS_INIT_RAM_ADDR_PHYS_HIGH)
 331         lis     r9,FSL_BOOKE_MAS3(CONFIG_SYS_INIT_RAM_ADDR_PHYS_LOW, 0,
 332                                 (MAS3_SX|MAS3_SW|MAS3_SR))@h
 333         ori     r9,r9,FSL_BOOKE_MAS3(CONFIG_SYS_INIT_RAM_ADDR_PHYS_LOW, 0,
 334                                 (MAS3_SX|MAS3_SW|MAS3_SR))@l
 335         li      r10,CONFIG_SYS_INIT_RAM_ADDR_PHYS_HIGH
 336         mtspr   MAS7,r10
 337 #else
 338         lis     r9,FSL_BOOKE_MAS3(CONFIG_SYS_INIT_RAM_ADDR, 0, (MAS3_SX|MAS3_SW|MAS3_SR))@h
 339         ori     r9,r9,FSL_BOOKE_MAS3(CONFIG_SYS_INIT_RAM_ADDR, 0, (MAS3_SX|MAS3_SW|MAS3_SR))@l
 340 #endif
 341
 342         mtspr   MAS0,r6
 343         mtspr   MAS1,r7
 344         mtspr   MAS2,r8
 345         mtspr   MAS3,r9
 346         isync
 347         msync
 348         tlbwe
 349
 350         lis     r6,MSR_IS|MSR_DS@h
 351         ori     r6,r6,MSR_IS|MSR_DS@l
 352         lis     r7,switch_as@h
 353         ori     r7,r7,switch_as@l
 354
 355         mtspr   SPRN_SRR0,r7
 356         mtspr   SPRN_SRR1,r6
 357         rfi
 358
 359 switch_as:
 360 /* L1 DCache is used for initial RAM */
 361
 362         /* Allocate Initial RAM in data cache.
 363          */
 364         lis     r3,CONFIG_SYS_INIT_RAM_ADDR@h
 365         ori     r3,r3,CONFIG_SYS_INIT_RAM_ADDR@l
 366         mfspr   r2, L1CFG0
 367         andi.   r2, r2, 0x1ff
 368         /* cache size * 1024 / (2 * L1 line size) */
 369         slwi    r2, r2, (10 - 1 - L1_CACHE_SHIFT)
 370         mtctr   r2
 371         li      r0,0
 372 1:
 373         dcbz    r0,r3
 374         dcbtls  0,r0,r3
 375         addi    r3,r3,CONFIG_SYS_CACHELINE_SIZE
 376         bdnz    1b
 377
 378         /* Jump out the last 4K page and continue to 'normal' start */
 379 #ifdef CONFIG_SYS_RAMBOOT
 380         b       _start_cont
 381 #else
 382         /* Calculate absolute address in FLASH and jump there           */
 383         /*--------------------------------------------------------------*/
 384         lis     r3,CONFIG_SYS_MONITOR_BASE@h
 385         ori     r3,r3,CONFIG_SYS_MONITOR_BASE@l
 386         addi    r3,r3,_start_cont - _start + _START_OFFSET
 387         mtlr    r3
 388         blr
 389 #endif
 390
 391         .text
 392         .globl  _start
 393 _start:
 394         .long   0x27051956              /* U-BOOT Magic Number */
 395         .globl  version_string
 396 version_string:
 397         .ascii U_BOOT_VERSION_STRING, "\0"
 398
 399         .align  4
 400         .globl  _start_cont
 401 _start_cont:
 402         /* Setup the stack in initial RAM,could be L2-as-SRAM or L1 dcache*/
 403         lis     r1,CONFIG_SYS_INIT_RAM_ADDR@h
 404         ori     r1,r1,CONFIG_SYS_INIT_SP_OFFSET@l
 405
 406         li      r0,0
 407         stwu    r0,-4(r1)
 408         stwu    r0,-4(r1)               /* Terminate call chain */
 409
 410         stwu    r1,-8(r1)               /* Save back chain and move SP */
 411         lis     r0,RESET_VECTOR@h       /* Address of reset vector */
 412         ori     r0,r0,RESET_VECTOR@l
 413         stwu    r1,-8(r1)               /* Save back chain and move SP */
 414         stw     r0,+12(r1)              /* Save return addr (underflow vect) */
 415
 416         GET_GOT
 417         bl      cpu_init_early_f
 418
 419         /* switch back to AS = 0 */
 420         lis     r3,(MSR_CE|MSR_ME|MSR_DE)@h
 421         ori     r3,r3,(MSR_CE|MSR_ME|MSR_DE)@l
 422         mtmsr   r3
 423         isync
 424
 425         bl      cpu_init_f
 426         bl      board_init_f
 427         isync
 428
 429         /* NOTREACHED - board_init_f() does not return */
 430
 431 #ifndef CONFIG_NAND_SPL
 432         . = EXC_OFF_SYS_RESET
 433         .globl  _start_of_vectors
 434 _start_of_vectors:
 435
 436 /* Critical input. */
 437         CRIT_EXCEPTION(0x0100, CriticalInput, CritcalInputException)
 438
 439 /* Machine check */
 440         MCK_EXCEPTION(0x200, MachineCheck, MachineCheckException)
 441
 442 /* Data Storage exception. */
 443         STD_EXCEPTION(0x0300, DataStorage, UnknownException)
 444
 445 /* Instruction Storage exception. */
 446         STD_EXCEPTION(0x0400, InstStorage, UnknownException)
 447
 448 /* External Interrupt exception. */
 449         STD_EXCEPTION(0x0500, ExtInterrupt, ExtIntException)
 450
 451 /* Alignment exception. */
 452         . = 0x0600
 453 Alignment:
 454         EXCEPTION_PROLOG(SRR0, SRR1)
 455         mfspr   r4,DAR
 456         stw     r4,_DAR(r21)
 457         mfspr   r5,DSISR
 458         stw     r5,_DSISR(r21)
 459         addi    r3,r1,STACK_FRAME_OVERHEAD
 460         EXC_XFER_TEMPLATE(Alignment, AlignmentException, MSR_KERNEL, COPY_EE)
 461
 462 /* Program check exception */
 463         . = 0x0700
 464 ProgramCheck:
 465         EXCEPTION_PROLOG(SRR0, SRR1)
 466         addi    r3,r1,STACK_FRAME_OVERHEAD
 467         EXC_XFER_TEMPLATE(ProgramCheck, ProgramCheckException,
 468                 MSR_KERNEL, COPY_EE)
 469
 470         /* No FPU on MPC85xx.  This exception is not supposed to happen.
 471         */
 472         STD_EXCEPTION(0x0800, FPUnavailable, UnknownException)
 473
 474         . = 0x0900
 475 /*
 476  * r0 - SYSCALL number
 477  * r3-... arguments
 478  */
 479 SystemCall:
 480         addis   r11,r0,0        /* get functions table addr */
 481         ori     r11,r11,0       /* Note: this code is patched in trap_init */
 482         addis   r12,r0,0        /* get number of functions */
 483         ori     r12,r12,0
 484
 485         cmplw   0,r0,r12
 486         bge     1f
 487
 488         rlwinm  r0,r0,2,0,31    /* fn_addr = fn_tbl[r0] */
 489         add     r11,r11,r0
 490         lwz     r11,0(r11)
 491
 492         li      r20,0xd00-4     /* Get stack pointer */
 493         lwz     r12,0(r20)
 494         subi    r12,r12,12      /* Adjust stack pointer */
 495         li      r0,0xc00+_end_back-SystemCall
 496         cmplw   0,r0,r12        /* Check stack overflow */
 497         bgt     1f
 498         stw     r12,0(r20)
 499
 500         mflr    r0
 501         stw     r0,0(r12)
 502         mfspr   r0,SRR0
 503         stw     r0,4(r12)
 504         mfspr   r0,SRR1
 505         stw     r0,8(r12)
 506
 507         li      r12,0xc00+_back-SystemCall
 508         mtlr    r12
 509         mtspr   SRR0,r11
 510
 511 1:      SYNC
 512         rfi
 513 _back:
 514
 515         mfmsr   r11                     /* Disable interrupts */
 516         li      r12,0
 517         ori     r12,r12,MSR_EE
 518         andc    r11,r11,r12
 519         SYNC                            /* Some chip revs need this... */
 520         mtmsr   r11
 521         SYNC
 522
 523         li      r12,0xd00-4             /* restore regs */
 524         lwz     r12,0(r12)
 525
 526         lwz     r11,0(r12)
 527         mtlr    r11
 528         lwz     r11,4(r12)
 529         mtspr   SRR0,r11
 530         lwz     r11,8(r12)
 531         mtspr   SRR1,r11
 532
 533         addi    r12,r12,12              /* Adjust stack pointer */
 534         li      r20,0xd00-4
 535         stw     r12,0(r20)
 536
 537         SYNC
 538         rfi
 539 _end_back:
 540
 541         STD_EXCEPTION(0x0a00, Decrementer, timer_interrupt)
 542         STD_EXCEPTION(0x0b00, IntervalTimer, UnknownException)
 543         STD_EXCEPTION(0x0c00, WatchdogTimer, UnknownException)
 544
 545         STD_EXCEPTION(0x0d00, DataTLBError, UnknownException)
 546         STD_EXCEPTION(0x0e00, InstructionTLBError, UnknownException)
 547
 548         CRIT_EXCEPTION(0x0f00, DebugBreakpoint, DebugException )
 549
 550         .globl  _end_of_vectors
 551 _end_of_vectors:
 552
 553
 554         . = . + (0x100 - ( . & 0xff ))  /* align for debug */
 555
 556 /*
 557  * This code finishes saving the registers to the exception frame
 558  * and jumps to the appropriate handler for the exception.
 559  * Register r21 is pointer into trap frame, r1 has new stack pointer.
 560  */
 561         .globl  transfer_to_handler
 562 transfer_to_handler:
 563         stw     r22,_NIP(r21)
 564         lis     r22,MSR_POW@h
 565         andc    r23,r23,r22
 566         stw     r23,_MSR(r21)
 567         SAVE_GPR(7, r21)
 568         SAVE_4GPRS(8, r21)
 569         SAVE_8GPRS(12, r21)
 570         SAVE_8GPRS(24, r21)
 571
 572         mflr    r23
 573         andi.   r24,r23,0x3f00          /* get vector offset */
 574         stw     r24,TRAP(r21)
 575         li      r22,0
 576         stw     r22,RESULT(r21)
 577         mtspr   SPRG2,r22               /* r1 is now kernel sp */
 578
 579         lwz     r24,0(r23)              /* virtual address of handler */
 580         lwz     r23,4(r23)              /* where to go when done */
 581         mtspr   SRR0,r24
 582         mtspr   SRR1,r20
 583         mtlr    r23
 584         SYNC
 585         rfi                             /* jump to handler, enable MMU */
 586
 587 int_return:
 588         mfmsr   r28             /* Disable interrupts */
 589         li      r4,0
 590         ori     r4,r4,MSR_EE
 591         andc    r28,r28,r4
 592         SYNC                    /* Some chip revs need this... */
 593         mtmsr   r28
 594         SYNC
 595         lwz     r2,_CTR(r1)
 596         lwz     r0,_LINK(r1)
 597         mtctr   r2
 598         mtlr    r0
 599         lwz     r2,_XER(r1)
 600         lwz     r0,_CCR(r1)
 601         mtspr   XER,r2
 602         mtcrf   0xFF,r0
 603         REST_10GPRS(3, r1)
 604         REST_10GPRS(13, r1)
 605         REST_8GPRS(23, r1)
 606         REST_GPR(31, r1)
 607         lwz     r2,_NIP(r1)     /* Restore environment */
 608         lwz     r0,_MSR(r1)
 609         mtspr   SRR0,r2
 610         mtspr   SRR1,r0
 611         lwz     r0,GPR0(r1)
 612         lwz     r2,GPR2(r1)
 613         lwz     r1,GPR1(r1)
 614         SYNC
 615         rfi
 616
 617 crit_return:
 618         mfmsr   r28             /* Disable interrupts */
 619         li      r4,0
 620         ori     r4,r4,MSR_EE
 621         andc    r28,r28,r4
 622         SYNC                    /* Some chip revs need this... */
 623         mtmsr   r28
 624         SYNC
 625         lwz     r2,_CTR(r1)
 626         lwz     r0,_LINK(r1)
 627         mtctr   r2
 628         mtlr    r0
 629         lwz     r2,_XER(r1)
 630         lwz     r0,_CCR(r1)
 631         mtspr   XER,r2
 632         mtcrf   0xFF,r0
 633         REST_10GPRS(3, r1)
 634         REST_10GPRS(13, r1)
 635         REST_8GPRS(23, r1)
 636         REST_GPR(31, r1)
 637         lwz     r2,_NIP(r1)     /* Restore environment */
 638         lwz     r0,_MSR(r1)
 639         mtspr   SPRN_CSRR0,r2
 640         mtspr   SPRN_CSRR1,r0
 641         lwz     r0,GPR0(r1)
 642         lwz     r2,GPR2(r1)
 643         lwz     r1,GPR1(r1)
 644         SYNC
 645         rfci
 646
 647 mck_return:
 648         mfmsr   r28             /* Disable interrupts */
 649         li      r4,0
 650         ori     r4,r4,MSR_EE
 651         andc    r28,r28,r4
 652         SYNC                    /* Some chip revs need this... */
 653         mtmsr   r28
 654         SYNC
 655         lwz     r2,_CTR(r1)
 656         lwz     r0,_LINK(r1)
 657         mtctr   r2
 658         mtlr    r0
 659         lwz     r2,_XER(r1)
 660         lwz     r0,_CCR(r1)
 661         mtspr   XER,r2
 662         mtcrf   0xFF,r0
 663         REST_10GPRS(3, r1)
 664         REST_10GPRS(13, r1)
 665         REST_8GPRS(23, r1)
 666         REST_GPR(31, r1)
 667         lwz     r2,_NIP(r1)     /* Restore environment */
 668         lwz     r0,_MSR(r1)
 669         mtspr   SPRN_MCSRR0,r2
 670         mtspr   SPRN_MCSRR1,r0
 671         lwz     r0,GPR0(r1)
 672         lwz     r2,GPR2(r1)
 673         lwz     r1,GPR1(r1)
 674         SYNC
 675         rfmci
 676
 677 /* Cache functions.
 678 */
 679 .globl invalidate_icache
 680 invalidate_icache:
 681         mfspr   r0,L1CSR1
 682         ori     r0,r0,L1CSR1_ICFI
 683         msync
 684         isync
 685         mtspr   L1CSR1,r0
 686         isync
 687         blr                             /* entire I cache */
 688
 689 .globl invalidate_dcache
 690 invalidate_dcache:
 691         mfspr   r0,L1CSR0
 692         ori     r0,r0,L1CSR0_DCFI
 693         msync
 694         isync
 695         mtspr   L1CSR0,r0
 696         isync
 697         blr
 698
 699         .globl  icache_enable
 700 icache_enable:
 701         mflr    r8
 702         bl      invalidate_icache
 703         mtlr    r8
 704         isync
 705         mfspr   r4,L1CSR1
 706         ori     r4,r4,0x0001
 707         oris    r4,r4,0x0001
 708         mtspr   L1CSR1,r4
 709         isync
 710         blr
 711
 712         .globl  icache_disable
 713 icache_disable:
 714         mfspr   r0,L1CSR1
 715         lis     r3,0
 716         ori     r3,r3,L1CSR1_ICE
 717         andc    r0,r0,r3
 718         mtspr   L1CSR1,r0
 719         isync
 720         blr
 721
 722         .globl  icache_status
 723 icache_status:
 724         mfspr   r3,L1CSR1
 725         andi.   r3,r3,L1CSR1_ICE
 726         blr
 727
 728         .globl  dcache_enable
 729 dcache_enable:
 730         mflr    r8
 731         bl      invalidate_dcache
 732         mtlr    r8
 733         isync
 734         mfspr   r0,L1CSR0
 735         ori     r0,r0,0x0001
 736         oris    r0,r0,0x0001
 737         msync
 738         isync
 739         mtspr   L1CSR0,r0
 740         isync
 741         blr
 742
 743         .globl  dcache_disable
 744 dcache_disable:
 745         mfspr   r3,L1CSR0
 746         lis     r4,0
 747         ori     r4,r4,L1CSR0_DCE
 748         andc    r3,r3,r4
 749         mtspr   L1CSR0,r3
 750         isync
 751         blr
 752
 753         .globl  dcache_status
 754 dcache_status:
 755         mfspr   r3,L1CSR0
 756         andi.   r3,r3,L1CSR0_DCE
 757         blr
 758
 759         .globl get_pir
 760 get_pir:
 761         mfspr   r3,PIR
 762         blr
 763
 764         .globl get_pvr
 765 get_pvr:
 766         mfspr   r3,PVR
 767         blr
 768
 769         .globl get_svr
 770 get_svr:
 771         mfspr   r3,SVR
 772         blr
 773
 774         .globl wr_tcr
 775 wr_tcr:
 776         mtspr   TCR,r3
 777         blr
 778
 779 /*------------------------------------------------------------------------------- */
 780 /* Function:     in8 */
 781 /* Description:  Input 8 bits */
 782 /*------------------------------------------------------------------------------- */
 783         .globl  in8
 784 in8:
 785         lbz     r3,0x0000(r3)
 786         blr
 787
 788 /*------------------------------------------------------------------------------- */
 789 /* Function:     out8 */
 790 /* Description:  Output 8 bits */
 791 /*------------------------------------------------------------------------------- */
 792         .globl  out8
 793 out8:
 794         stb     r4,0x0000(r3)
 795         sync
 796         blr
 797
 798 /*------------------------------------------------------------------------------- */
 799 /* Function:     out16 */
 800 /* Description:  Output 16 bits */
 801 /*------------------------------------------------------------------------------- */
 802         .globl  out16
 803 out16:
 804         sth     r4,0x0000(r3)
 805         sync
 806         blr
 807
 808 /*------------------------------------------------------------------------------- */
 809 /* Function:     out16r */
 810 /* Description:  Byte reverse and output 16 bits */
 811 /*------------------------------------------------------------------------------- */
 812         .globl  out16r
 813 out16r:
 814         sthbrx  r4,r0,r3
 815         sync
 816         blr
 817
 818 /*------------------------------------------------------------------------------- */
 819 /* Function:     out32 */
 820 /* Description:  Output 32 bits */
 821 /*------------------------------------------------------------------------------- */
 822         .globl  out32
 823 out32:
 824         stw     r4,0x0000(r3)
 825         sync
 826         blr
 827
 828 /*------------------------------------------------------------------------------- */
 829 /* Function:     out32r */
 830 /* Description:  Byte reverse and output 32 bits */
 831 /*------------------------------------------------------------------------------- */
 832         .globl  out32r
 833 out32r:
 834         stwbrx  r4,r0,r3
 835         sync
 836         blr
 837
 838 /*------------------------------------------------------------------------------- */
 839 /* Function:     in16 */
 840 /* Description:  Input 16 bits */
 841 /*------------------------------------------------------------------------------- */
 842         .globl  in16
 843 in16:
 844         lhz     r3,0x0000(r3)
 845         blr
 846
 847 /*------------------------------------------------------------------------------- */
 848 /* Function:     in16r */
 849 /* Description:  Input 16 bits and byte reverse */
 850 /*------------------------------------------------------------------------------- */
 851         .globl  in16r
 852 in16r:
 853         lhbrx   r3,r0,r3
 854         blr
 855
 856 /*------------------------------------------------------------------------------- */
 857 /* Function:     in32 */
 858 /* Description:  Input 32 bits */
 859 /*------------------------------------------------------------------------------- */
 860         .globl  in32
 861 in32:
 862         lwz     3,0x0000(3)
 863         blr
 864
 865 /*------------------------------------------------------------------------------- */
 866 /* Function:     in32r */
 867 /* Description:  Input 32 bits and byte reverse */
 868 /*------------------------------------------------------------------------------- */
 869         .globl  in32r
 870 in32r:
 871         lwbrx   r3,r0,r3
 872         blr
 873 #endif  /* !CONFIG_NAND_SPL */
 874
 875 /*------------------------------------------------------------------------------*/
 876
 877 /*
 878  * void write_tlb(mas0, mas1, mas2, mas3, mas7)
 879  */
 880         .globl  write_tlb
 881 write_tlb:
 882         mtspr   MAS0,r3
 883         mtspr   MAS1,r4
 884         mtspr   MAS2,r5
 885         mtspr   MAS3,r6
 886 #ifdef CONFIG_ENABLE_36BIT_PHYS
 887         mtspr   MAS7,r7
 888 #endif
 889         li      r3,0
 890 #ifdef CONFIG_SYS_BOOK3E_HV
 891         mtspr   MAS8,r3
 892 #endif
 893         isync
 894         tlbwe
 895         msync
 896         isync
 897         blr
 898
 899 /*
 900  * void relocate_code (addr_sp, gd, addr_moni)
 901  *
 902  * This "function" does not return, instead it continues in RAM
 903  * after relocating the monitor code.
 904  *
 905  * r3 = dest
 906  * r4 = src
 907  * r5 = length in bytes
 908  * r6 = cachelinesize
 909  */
 910         .globl  relocate_code
 911 relocate_code:
 912         mr      r1,r3           /* Set new stack pointer                */
 913         mr      r9,r4           /* Save copy of Init Data pointer       */
 914         mr      r10,r5          /* Save copy of Destination Address     */
 915
 916         GET_GOT
 917         mr      r3,r5                           /* Destination Address  */
 918         lis     r4,CONFIG_SYS_MONITOR_BASE@h            /* Source      Address  */
 919         ori     r4,r4,CONFIG_SYS_MONITOR_BASE@l
 920         lwz     r5,GOT(__init_end)
 921         sub     r5,r5,r4
 922         li      r6,CONFIG_SYS_CACHELINE_SIZE            /* Cache Line Size      */
 923
 924         /*
 925          * Fix GOT pointer:
 926          *
 927          * New GOT-PTR = (old GOT-PTR - CONFIG_SYS_MONITOR_BASE) + Destination Address
 928          *
 929          * Offset:
 930          */
 931         sub     r15,r10,r4
 932
 933         /* First our own GOT */
 934         add     r12,r12,r15
 935         /* the the one used by the C code */
 936         add     r30,r30,r15
 937
 938         /*
 939          * Now relocate code
 940          */
 941
 942         cmplw   cr1,r3,r4
 943         addi    r0,r5,3
 944         srwi.   r0,r0,2
 945         beq     cr1,4f          /* In place copy is not necessary       */
 946         beq     7f              /* Protect against 0 count              */
 947         mtctr   r0
 948         bge     cr1,2f
 949
 950         la      r8,-4(r4)
 951         la      r7,-4(r3)
 952 1:      lwzu    r0,4(r8)
 953         stwu    r0,4(r7)
 954         bdnz    1b
 955         b       4f
 956
 957 2:      slwi    r0,r0,2
 958         add     r8,r4,r0
 959         add     r7,r3,r0
 960 3:      lwzu    r0,-4(r8)
 961         stwu    r0,-4(r7)
 962         bdnz    3b
 963
 964 /*
 965  * Now flush the cache: note that we must start from a cache aligned
 966  * address. Otherwise we might miss one cache line.
 967  */
 968 4:      cmpwi   r6,0
 969         add     r5,r3,r5
 970         beq     7f              /* Always flush prefetch queue in any case */
 971         subi    r0,r6,1
 972         andc    r3,r3,r0
 973         mr      r4,r3
 974 5:      dcbst   0,r4
 975         add     r4,r4,r6
 976         cmplw   r4,r5
 977         blt     5b
 978         sync                    /* Wait for all dcbst to complete on bus */
 979         mr      r4,r3
 980 6:      icbi    0,r4
 981         add     r4,r4,r6
 982         cmplw   r4,r5
 983         blt     6b
 984 7:      sync                    /* Wait for all icbi to complete on bus */
 985         isync
 986
 987         /*
 988          * Re-point the IVPR at RAM
 989          */
 990         mtspr   IVPR,r10
 991
 992 /*
 993  * We are done. Do not return, instead branch to second part of board
 994  * initialization, now running from RAM.
 995  */
 996
 997         addi    r0,r10,in_ram - _start + _START_OFFSET
 998         mtlr    r0
 999         blr                             /* NEVER RETURNS! */
1000         .globl  in_ram
1001 in_ram:
1002
1003         /*
1004          * Relocation Function, r12 point to got2+0x8000
1005          *
1006          * Adjust got2 pointers, no need to check for 0, this code
1007          * already puts a few entries in the table.
1008          */
1009         li      r0,__got2_entries@sectoff@l
1010         la      r3,GOT(_GOT2_TABLE_)
1011         lwz     r11,GOT(_GOT2_TABLE_)
1012         mtctr   r0
1013         sub     r11,r3,r11
1014         addi    r3,r3,-4
1015 1:      lwzu    r0,4(r3)
1016         cmpwi   r0,0
1017         beq-    2f
1018         add     r0,r0,r11
1019         stw     r0,0(r3)
1020 2:      bdnz    1b
1021
1022         /*
1023          * Now adjust the fixups and the pointers to the fixups
1024          * in case we need to move ourselves again.
1025          */
1026         li      r0,__fixup_entries@sectoff@l
1027         lwz     r3,GOT(_FIXUP_TABLE_)
1028         cmpwi   r0,0
1029         mtctr   r0
1030         addi    r3,r3,-4
1031         beq     4f
1032 3:      lwzu    r4,4(r3)
1033         lwzux   r0,r4,r11
1034         cmpwi   r0,0
1035         add     r0,r0,r11
1036         stw     r4,0(r3)
1037         beq-    5f
1038         stw     r0,0(r4)
1039 5:      bdnz    3b
1040 4:
1041 clear_bss:
1042         /*
1043          * Now clear BSS segment
1044          */
1045         lwz     r3,GOT(__bss_start)
1046         lwz     r4,GOT(__bss_end__)
1047
1048         cmplw   0,r3,r4
1049         beq     6f
1050
1051         li      r0,0
1052 5:
1053         stw     r0,0(r3)
1054         addi    r3,r3,4
1055         cmplw   0,r3,r4
1056         bne     5b
1057 6:
1058
1059         mr      r3,r9           /* Init Data pointer            */
1060         mr      r4,r10          /* Destination Address          */
1061         bl      board_init_r
1062
1063 #ifndef CONFIG_NAND_SPL
1064         /*
1065          * Copy exception vector code to low memory
1066          *
1067          * r3: dest_addr
1068          * r7: source address, r8: end address, r9: target address
1069          */
1070         .globl  trap_init
1071 trap_init:
1072         mflr    r4                      /* save link register           */
1073         GET_GOT
1074         lwz     r7,GOT(_start_of_vectors)
1075         lwz     r8,GOT(_end_of_vectors)
1076
1077         li      r9,0x100                /* reset vector always at 0x100 */
1078
1079         cmplw   0,r7,r8
1080         bgelr                           /* return if r7>=r8 - just in case */
1081 1:
1082         lwz     r0,0(r7)
1083         stw     r0,0(r9)
1084         addi    r7,r7,4
1085         addi    r9,r9,4
1086         cmplw   0,r7,r8
1087         bne     1b
1088
1089         /*
1090          * relocate `hdlr' and `int_return' entries
1091          */
1092         li      r7,.L_CriticalInput - _start + _START_OFFSET
1093         bl      trap_reloc
1094         li      r7,.L_MachineCheck - _start + _START_OFFSET
1095         bl      trap_reloc
1096         li      r7,.L_DataStorage - _start + _START_OFFSET
1097         bl      trap_reloc
1098         li      r7,.L_InstStorage - _start + _START_OFFSET
1099         bl      trap_reloc
1100         li      r7,.L_ExtInterrupt - _start + _START_OFFSET
1101         bl      trap_reloc
1102         li      r7,.L_Alignment - _start + _START_OFFSET
1103         bl      trap_reloc
1104         li      r7,.L_ProgramCheck - _start + _START_OFFSET
1105         bl      trap_reloc
1106         li      r7,.L_FPUnavailable - _start + _START_OFFSET
1107         bl      trap_reloc
1108         li      r7,.L_Decrementer - _start + _START_OFFSET
1109         bl      trap_reloc
1110         li      r7,.L_IntervalTimer - _start + _START_OFFSET
1111         li      r8,_end_of_vectors - _start + _START_OFFSET
1112 2:
1113         bl      trap_reloc
1114         addi    r7,r7,0x100             /* next exception vector        */
1115         cmplw   0,r7,r8
1116         blt     2b
1117
1118         lis     r7,0x0
1119         mtspr   IVPR,r7
1120
1121         mtlr    r4                      /* restore link register        */
1122         blr
1123
1124 .globl unlock_ram_in_cache
1125 unlock_ram_in_cache:
1126         /* invalidate the INIT_RAM section */
1127         lis     r3,(CONFIG_SYS_INIT_RAM_ADDR & ~(CONFIG_SYS_CACHELINE_SIZE-1))@h
1128         ori     r3,r3,(CONFIG_SYS_INIT_RAM_ADDR & ~(CONFIG_SYS_CACHELINE_SIZE-1))@l
1129         mfspr   r4,L1CFG0
1130         andi.   r4,r4,0x1ff
1131         slwi    r4,r4,(10 - 1 - L1_CACHE_SHIFT)
1132         mtctr   r4
1133 1:      dcbi    r0,r3
1134         addi    r3,r3,CONFIG_SYS_CACHELINE_SIZE
1135         bdnz    1b
1136         sync
1137
1138         /* Invalidate the TLB entries for the cache */
1139         lis     r3,CONFIG_SYS_INIT_RAM_ADDR@h
1140         ori     r3,r3,CONFIG_SYS_INIT_RAM_ADDR@l
1141         tlbivax 0,r3
1142         addi    r3,r3,0x1000
1143         tlbivax 0,r3
1144         addi    r3,r3,0x1000
1145         tlbivax 0,r3
1146         addi    r3,r3,0x1000
1147         tlbivax 0,r3
1148         isync
1149         blr
1150
1151 .globl flush_dcache
1152 flush_dcache:
1153         mfspr   r3,SPRN_L1CFG0
1154
1155         rlwinm  r5,r3,9,3       /* Extract cache block size */
1156         twlgti  r5,1            /* Only 32 and 64 byte cache blocks
1157                                  * are currently defined.
1158                                  */
1159         li      r4,32
1160         subfic  r6,r5,2         /* r6 = log2(1KiB / cache block size) -
1161                                  *      log2(number of ways)
1162                                  */
1163         slw     r5,r4,r5        /* r5 = cache block size */
1164
1165         rlwinm  r7,r3,0,0xff    /* Extract number of KiB in the cache */
1166         mulli   r7,r7,13        /* An 8-way cache will require 13
1167                                  * loads per set.
1168                                  */
1169         slw     r7,r7,r6
1170
1171         /* save off HID0 and set DCFA */
1172         mfspr   r8,SPRN_HID0
1173         ori     r9,r8,HID0_DCFA@l
1174         mtspr   SPRN_HID0,r9
1175         isync
1176
1177         lis     r4,0
1178         mtctr   r7
1179
1180 1:      lwz     r3,0(r4)        /* Load... */
1181         add     r4,r4,r5
1182         bdnz    1b
1183
1184         msync
1185         lis     r4,0
1186         mtctr   r7
1187
1188 1:      dcbf    0,r4            /* ...and flush. */
1189         add     r4,r4,r5
1190         bdnz    1b
1191
1192         /* restore HID0 */
1193         mtspr   SPRN_HID0,r8
1194         isync
1195
1196         blr
1197
1198 .globl setup_ivors
1199 setup_ivors:
1200
1201 #include "fixed_ivor.S"
1202         blr
1203 #endif /* !CONFIG_NAND_SPL */