arch/powerpc/cpu/mpc8xxx/ddr/ddr3_dimm_params.c

   1 /*
   2  * Copyright 2008-2009 Freescale Semiconductor, Inc.
   3  *      Dave Liu <daveliu@freescale.com>
   4  *
   5  * calculate the organization and timing parameter
   6  * from ddr3 spd, please refer to the spec
   7  * JEDEC standard No.21-C 4_01_02_11R18.pdf
   8  *
   9  * This program is free software; you can redistribute it and/or
  10  * modify it under the terms of the GNU General Public License
  11  * Version 2 as published by the Free Software Foundation.
  12  */
  13
  14 #include <common.h>
  15 #include <asm/fsl_ddr_sdram.h>
  16
  17 #include "ddr.h"
  18
  19 /*
  20  * Calculate the Density of each Physical Rank.
  21  * Returned size is in bytes.
  22  *
  23  * each rank size =
  24  * sdram capacity(bit) / 8 * primary bus width / sdram width
  25  *
  26  * where: sdram capacity  = spd byte4[3:0]
  27  *        primary bus width = spd byte8[2:0]
  28  *        sdram width = spd byte7[2:0]
  29  *
  30  * SPD byte4 - sdram density and banks
  31  *      bit[3:0]        size(bit)       size(byte)
  32  *      0000            256Mb           32MB
  33  *      0001            512Mb           64MB
  34  *      0010            1Gb             128MB
  35  *      0011            2Gb             256MB
  36  *      0100            4Gb             512MB
  37  *      0101            8Gb             1GB
  38  *      0110            16Gb            2GB
  39  *
  40  * SPD byte8 - module memory bus width
  41  *      bit[2:0]        primary bus width
  42  *      000             8bits
  43  *      001             16bits
  44  *      010             32bits
  45  *      011             64bits
  46  *
  47  * SPD byte7 - module organiztion
  48  *      bit[2:0]        sdram device width
  49  *      000             4bits
  50  *      001             8bits
  51  *      010             16bits
  52  *      011             32bits
  53  *
  54  */
  55 static unsigned long long
  56 compute_ranksize(const ddr3_spd_eeprom_t *spd)
  57 {
  58         unsigned long long bsize;
  59
  60         int nbit_sdram_cap_bsize = 0;
  61         int nbit_primary_bus_width = 0;
  62         int nbit_sdram_width = 0;
  63
  64         if ((spd->density_banks & 0xf) < 7)
  65                 nbit_sdram_cap_bsize = (spd->density_banks & 0xf) + 28;
  66         if ((spd->bus_width & 0x7) < 4)
  67                 nbit_primary_bus_width = (spd->bus_width & 0x7) + 3;
  68         if ((spd->organization & 0x7) < 4)
  69                 nbit_sdram_width = (spd->organization & 0x7) + 2;
  70
  71         bsize = 1ULL << (nbit_sdram_cap_bsize - 3
  72                     + nbit_primary_bus_width - nbit_sdram_width);
  73
  74         debug("DDR: DDR III rank density = 0x%16llx\n", bsize);
  75
  76         return bsize;
  77 }
  78
  79 /*
  80  * ddr_compute_dimm_parameters for DDR3 SPD
  81  *
  82  * Compute DIMM parameters based upon the SPD information in spd.
  83  * Writes the results to the dimm_params_t structure pointed by pdimm.
  84  *
  85  */
  86 unsigned int
  87 ddr_compute_dimm_parameters(const ddr3_spd_eeprom_t *spd,
  88                              dimm_params_t *pdimm,
  89                              unsigned int dimm_number)
  90 {
  91         unsigned int retval;
  92         unsigned int mtb_ps;
  93         int i;
  94
  95         if (spd->mem_type) {
  96                 if (spd->mem_type != SPD_MEMTYPE_DDR3) {
  97                         printf("DIMM %u: is not a DDR3 SPD.\n", dimm_number);
  98                         return 1;
  99                 }
 100         } else {
 101                 memset(pdimm, 0, sizeof(dimm_params_t));
 102                 return 1;
 103         }
 104
 105         retval = ddr3_spd_check(spd);
 106         if (retval) {
 107                 printf("DIMM %u: failed checksum\n", dimm_number);
 108                 return 2;
 109         }
 110
 111         /*
 112          * The part name in ASCII in the SPD EEPROM is not null terminated.
 113          * Guarantee null termination here by presetting all bytes to 0
 114          * and copying the part name in ASCII from the SPD onto it
 115          */
 116         memset(pdimm->mpart, 0, sizeof(pdimm->mpart));
 117         if ((spd->info_size_crc & 0xF) > 1)
 118                 memcpy(pdimm->mpart, spd->mpart, sizeof(pdimm->mpart) - 1);
 119
 120         /* DIMM organization parameters */
 121         pdimm->n_ranks = ((spd->organization >> 3) & 0x7) + 1;
 122         pdimm->rank_density = compute_ranksize(spd);
 123         pdimm->capacity = pdimm->n_ranks * pdimm->rank_density;
 124         pdimm->primary_sdram_width = 1 << (3 + (spd->bus_width & 0x7));
 125         if ((spd->bus_width >> 3) & 0x3)
 126                 pdimm->ec_sdram_width = 8;
 127         else
 128                 pdimm->ec_sdram_width = 0;
 129         pdimm->data_width = pdimm->primary_sdram_width
 130                           + pdimm->ec_sdram_width;
 131
 132         /* These are the types defined by the JEDEC DDR3 SPD spec */
 133         pdimm->mirrored_dimm = 0;
 134         pdimm->registered_dimm = 0;
 135         switch (spd->module_type & DDR3_SPD_MODULETYPE_MASK) {
 136         case DDR3_SPD_MODULETYPE_RDIMM:
 137         case DDR3_SPD_MODULETYPE_MINI_RDIMM:
 138                 /* Registered/buffered DIMMs */
 139                 pdimm->registered_dimm = 1;
 140                 for (i = 0; i < 16; i += 2) {
 141                         u8 rcw = spd->mod_section.registered.rcw[i/2];
 142                         pdimm->rcw[i]   = (rcw >> 0) & 0x0F;
 143                         pdimm->rcw[i+1] = (rcw >> 4) & 0x0F;
 144                 }
 145                 break;
 146
 147         case DDR3_SPD_MODULETYPE_UDIMM:
 148         case DDR3_SPD_MODULETYPE_SO_DIMM:
 149         case DDR3_SPD_MODULETYPE_MICRO_DIMM:
 150         case DDR3_SPD_MODULETYPE_MINI_UDIMM:
 151                 /* Unbuffered DIMMs */
 152                 if (spd->mod_section.unbuffered.addr_mapping & 0x1)
 153                         pdimm->mirrored_dimm = 1;
 154                 break;
 155
 156         default:
 157                 printf("unknown module_type 0x%02X\n", spd->module_type);
 158                 return 1;
 159         }
 160
 161         /* SDRAM device parameters */
 162         pdimm->n_row_addr = ((spd->addressing >> 3) & 0x7) + 12;
 163         pdimm->n_col_addr = (spd->addressing & 0x7) + 9;
 164         pdimm->n_banks_per_sdram_device = 8 << ((spd->density_banks >> 4) & 0x7);
 165
 166         /*
 167          * The SPD spec has not the ECC bit,
 168          * We consider the DIMM as ECC capability
 169          * when the extension bus exist
 170          */
 171         if (pdimm->ec_sdram_width)
 172                 pdimm->edc_config = 0x02;
 173         else
 174                 pdimm->edc_config = 0x00;
 175
 176         /*
 177          * The SPD spec has not the burst length byte
 178          * but DDR3 spec has nature BL8 and BC4,
 179          * BL8 -bit3, BC4 -bit2
 180          */
 181         pdimm->burst_lengths_bitmask = 0x0c;
 182         pdimm->row_density = __ilog2(pdimm->rank_density);
 183
 184         /* MTB - medium timebase
 185          * The unit in the SPD spec is ns,
 186          * We convert it to ps.
 187          * eg: MTB = 0.125ns (125ps)
 188          */
 189         mtb_ps = (spd->mtb_dividend * 1000) /spd->mtb_divisor;
 190         pdimm->mtb_ps = mtb_ps;
 191
 192         /*
 193          * sdram minimum cycle time
 194          * we assume the MTB is 0.125ns
 195          * eg:
 196          * tCK_min=15 MTB (1.875ns) ->DDR3-1066
 197          *        =12 MTB (1.5ns) ->DDR3-1333
 198          *        =10 MTB (1.25ns) ->DDR3-1600
 199          */
 200         pdimm->tCKmin_X_ps = spd->tCK_min * mtb_ps;
 201
 202         /*
 203          * CAS latency supported
 204          * bit4 - CL4
 205          * bit5 - CL5
 206          * bit18 - CL18
 207          */
 208         pdimm->caslat_X  = ((spd->caslat_msb << 8) | spd->caslat_lsb) << 4;
 209
 210         /*
 211          * min CAS latency time
 212          * eg: tAA_min =
 213          * DDR3-800D    100 MTB (12.5ns)
 214          * DDR3-1066F   105 MTB (13.125ns)
 215          * DDR3-1333H   108 MTB (13.5ns)
 216          * DDR3-1600H   90 MTB (11.25ns)
 217          */
 218         pdimm->tAA_ps = spd->tAA_min * mtb_ps;
 219
 220         /*
 221          * min write recovery time
 222          * eg:
 223          * tWR_min = 120 MTB (15ns) -> all speed grades.
 224          */
 225         pdimm->tWR_ps = spd->tWR_min * mtb_ps;
 226
 227         /*
 228          * min RAS to CAS delay time
 229          * eg: tRCD_min =
 230          * DDR3-800     100 MTB (12.5ns)
 231          * DDR3-1066F   105 MTB (13.125ns)
 232          * DDR3-1333H   108 MTB (13.5ns)
 233          * DDR3-1600H   90 MTB (11.25)
 234          */
 235         pdimm->tRCD_ps = spd->tRCD_min * mtb_ps;
 236
 237         /*
 238          * min row active to row active delay time
 239          * eg: tRRD_min =
 240          * DDR3-800(1KB page)   80 MTB (10ns)
 241          * DDR3-1333(1KB page)  48 MTB (6ns)
 242          */
 243         pdimm->tRRD_ps = spd->tRRD_min * mtb_ps;
 244
 245         /*
 246          * min row precharge delay time
 247          * eg: tRP_min =
 248          * DDR3-800D    100 MTB (12.5ns)
 249          * DDR3-1066F   105 MTB (13.125ns)
 250          * DDR3-1333H   108 MTB (13.5ns)
 251          * DDR3-1600H   90 MTB (11.25ns)
 252          */
 253         pdimm->tRP_ps = spd->tRP_min * mtb_ps;
 254
 255         /* min active to precharge delay time
 256          * eg: tRAS_min =
 257          * DDR3-800D    300 MTB (37.5ns)
 258          * DDR3-1066F   300 MTB (37.5ns)
 259          * DDR3-1333H   288 MTB (36ns)
 260          * DDR3-1600H   280 MTB (35ns)
 261          */
 262         pdimm->tRAS_ps = (((spd->tRAS_tRC_ext & 0xf) << 8) | spd->tRAS_min_lsb)
 263                         * mtb_ps;
 264         /*
 265          * min active to actice/refresh delay time
 266          * eg: tRC_min =
 267          * DDR3-800D    400 MTB (50ns)
 268          * DDR3-1066F   405 MTB (50.625ns)
 269          * DDR3-1333H   396 MTB (49.5ns)
 270          * DDR3-1600H   370 MTB (46.25ns)
 271          */
 272         pdimm->tRC_ps = (((spd->tRAS_tRC_ext & 0xf0) << 4) | spd->tRC_min_lsb)
 273                         * mtb_ps;
 274         /*
 275          * min refresh recovery delay time
 276          * eg: tRFC_min =
 277          * 512Mb        720 MTB (90ns)
 278          * 1Gb          880 MTB (110ns)
 279          * 2Gb          1280 MTB (160ns)
 280          */
 281         pdimm->tRFC_ps = ((spd->tRFC_min_msb << 8) | spd->tRFC_min_lsb)
 282                         * mtb_ps;
 283         /*
 284          * min internal write to read command delay time
 285          * eg: tWTR_min = 40 MTB (7.5ns) - all speed bins.
 286          * tWRT is at least 4 mclk independent of operating freq.
 287          */
 288         pdimm->tWTR_ps = spd->tWTR_min * mtb_ps;
 289
 290         /*
 291          * min internal read to precharge command delay time
 292          * eg: tRTP_min = 40 MTB (7.5ns) - all speed bins.
 293          * tRTP is at least 4 mclk independent of operating freq.
 294          */
 295         pdimm->tRTP_ps = spd->tRTP_min * mtb_ps;
 296
 297         /*
 298          * Average periodic refresh interval
 299          * tREFI = 7.8 us at normal temperature range
 300          *       = 3.9 us at ext temperature range
 301          */
 302         pdimm->refresh_rate_ps = 7800000;
 303
 304         /*
 305          * min four active window delay time
 306          * eg: tFAW_min =
 307          * DDR3-800(1KB page)   320 MTB (40ns)
 308          * DDR3-1066(1KB page)  300 MTB (37.5ns)
 309          * DDR3-1333(1KB page)  240 MTB (30ns)
 310          * DDR3-1600(1KB page)  240 MTB (30ns)
 311          */
 312         pdimm->tFAW_ps = (((spd->tFAW_msb & 0xf) << 8) | spd->tFAW_min)
 313                         * mtb_ps;
 314
 315         return 0;
 316 }