board/davedenx/qong/qong.c

   1 /*
   2  *
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   4  *
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  21  * MA 02111-1307 USA
  22  */
  23
  24 #include <common.h>
  25 #include <netdev.h>
  26 #include <asm/arch/clock.h>
  27 #include <asm/arch/imx-regs.h>
  28 #include <asm/arch/sys_proto.h>
  29 #include <asm/io.h>
  30 #include <nand.h>
  31 #include <power/pmic.h>
  32 #include <fsl_pmic.h>
  33 #include <asm/gpio.h>
  34 #include "qong_fpga.h"
  35 #include <watchdog.h>
  36 #include <errno.h>
  37
  38 DECLARE_GLOBAL_DATA_PTR;
  39
  40 #ifdef CONFIG_HW_WATCHDOG
  41 void hw_watchdog_reset(void)
  42 {
  43         mxc_hw_watchdog_reset();
  44 }
  45 #endif
  46
  47 int dram_init(void)
  48 {
  49         /* dram_init must store complete ramsize in gd->ram_size */
  50         gd->ram_size = get_ram_size((void *)CONFIG_SYS_SDRAM_BASE,
  51                                 PHYS_SDRAM_1_SIZE);
  52         return 0;
  53 }
  54
  55 static void qong_fpga_reset(void)
  56 {
  57         gpio_set_value(QONG_FPGA_RST_PIN, 0);
  58         udelay(30);
  59         gpio_set_value(QONG_FPGA_RST_PIN, 1);
  60
  61         udelay(300);
  62 }
  63
  64 int board_early_init_f(void)
  65 {
  66 #ifdef CONFIG_QONG_FPGA
  67         /* CS1: FPGA/Network Controller/GPIO, 16-bit, no DTACK */
  68         static const struct mxc_weimcs cs1 = {
  69                 /*    sp wp bcd bcs psz pme sync dol cnc wsc ew wws edc */
  70                 CSCR_U(0, 0,  0,  0,  0,  0,   0,  0,  0, 10, 0,  0,  1),
  71                 /*   oea oen ebwa ebwn csa ebc dsz csn psr cre wrap csen */
  72                 CSCR_L(2,  0,   0,   4,  0,  0,  5,  0,  0,  0,   0,   1),
  73                 /*  ebra ebrn rwa rwn mum lah lbn lba dww dct wwu age cnc2 fce*/
  74                 CSCR_A(0,   4,  0,  2,  0,  0,  3,  0,  0,  0,  0,  0,   0,  0)
  75         };
  76
  77         mxc_setup_weimcs(1, &cs1);
  78
  79         /* setup pins for FPGA */
  80         mx31_gpio_mux(IOMUX_MODE(0x76, MUX_CTL_GPIO));
  81         mx31_gpio_mux(IOMUX_MODE(0x7e, MUX_CTL_GPIO));
  82         mx31_gpio_mux(IOMUX_MODE(0x91, MUX_CTL_OUT_FUNC | MUX_CTL_IN_GPIO));
  83         mx31_gpio_mux(IOMUX_MODE(0x92, MUX_CTL_GPIO));
  84         mx31_gpio_mux(IOMUX_MODE(0x93, MUX_CTL_GPIO));
  85
  86         /* FPGA reset  Pin */
  87         /* rstn = 0 */
  88         gpio_direction_output(QONG_FPGA_RST_PIN, 0);
  89
  90         /* set interrupt pin as input */
  91         gpio_direction_input(QONG_FPGA_IRQ_PIN);
  92
  93         /* FPGA JTAG Interface */
  94         mx31_gpio_mux(IOMUX_MODE(MUX_CTL_SFS6, MUX_CTL_GPIO));
  95         mx31_gpio_mux(IOMUX_MODE(MUX_CTL_SCK6, MUX_CTL_GPIO));
  96         mx31_gpio_mux(IOMUX_MODE(MUX_CTL_CAPTURE, MUX_CTL_GPIO));
  97         mx31_gpio_mux(IOMUX_MODE(MUX_CTL_COMPARE, MUX_CTL_GPIO));
  98         gpio_direction_output(QONG_FPGA_TCK_PIN, 0);
  99         gpio_direction_output(QONG_FPGA_TMS_PIN, 0);
 100         gpio_direction_output(QONG_FPGA_TDI_PIN, 0);
 101         gpio_direction_input(QONG_FPGA_TDO_PIN);
 102 #endif
 103
 104         /* setup pins for UART1 */
 105         mx31_gpio_mux(MUX_RXD1__UART1_RXD_MUX);
 106         mx31_gpio_mux(MUX_TXD1__UART1_TXD_MUX);
 107         mx31_gpio_mux(MUX_RTS1__UART1_RTS_B);
 108         mx31_gpio_mux(MUX_CTS1__UART1_CTS_B);
 109
 110         /* setup pins for SPI (pmic) */
 111         mx31_gpio_mux(MUX_CSPI2_SS0__CSPI2_SS0_B);
 112         mx31_gpio_mux(MUX_CSPI2_MOSI__CSPI2_MOSI);
 113         mx31_gpio_mux(MUX_CSPI2_MISO__CSPI2_MISO);
 114         mx31_gpio_mux(MUX_CSPI2_SCLK__CSPI2_CLK);
 115         mx31_gpio_mux(MUX_CSPI2_SPI_RDY__CSPI2_DATAREADY_B);
 116
 117         /* Setup pins for USB2 Host */
 118         mx31_gpio_mux(IOMUX_MODE(MUX_CTL_USBH2_CLK, MUX_CTL_FUNC));
 119         mx31_gpio_mux(IOMUX_MODE(MUX_CTL_USBH2_DIR, MUX_CTL_FUNC));
 120         mx31_gpio_mux(IOMUX_MODE(MUX_CTL_USBH2_NXT, MUX_CTL_FUNC));
 121         mx31_gpio_mux(IOMUX_MODE(MUX_CTL_USBH2_STP, MUX_CTL_FUNC));
 122         mx31_gpio_mux(IOMUX_MODE(MUX_CTL_USBH2_DATA0, MUX_CTL_FUNC));
 123         mx31_gpio_mux(IOMUX_MODE(MUX_CTL_USBH2_DATA1, MUX_CTL_FUNC));
 124
 125 #define H2_PAD_CFG (PAD_CTL_DRV_MAX | PAD_CTL_SRE_FAST | PAD_CTL_HYS_CMOS | \
 126                         PAD_CTL_ODE_CMOS | PAD_CTL_100K_PU)
 127
 128         mx31_set_pad(MX31_PIN_USBH2_CLK, H2_PAD_CFG);
 129         mx31_set_pad(MX31_PIN_USBH2_DIR, H2_PAD_CFG);
 130         mx31_set_pad(MX31_PIN_USBH2_NXT, H2_PAD_CFG);
 131         mx31_set_pad(MX31_PIN_USBH2_STP, H2_PAD_CFG);
 132         mx31_set_pad(MX31_PIN_USBH2_DATA0, H2_PAD_CFG); /* USBH2_DATA0 */
 133         mx31_set_pad(MX31_PIN_USBH2_DATA1, H2_PAD_CFG); /* USBH2_DATA1 */
 134         mx31_set_pad(MX31_PIN_SRXD6, H2_PAD_CFG);       /* USBH2_DATA2 */
 135         mx31_set_pad(MX31_PIN_STXD6, H2_PAD_CFG);       /* USBH2_DATA3 */
 136         mx31_set_pad(MX31_PIN_SFS3, H2_PAD_CFG);        /* USBH2_DATA4 */
 137         mx31_set_pad(MX31_PIN_SCK3, H2_PAD_CFG);        /* USBH2_DATA5 */
 138         mx31_set_pad(MX31_PIN_SRXD3, H2_PAD_CFG);       /* USBH2_DATA6 */
 139         mx31_set_pad(MX31_PIN_STXD3, H2_PAD_CFG);       /* USBH2_DATA7 */
 140
 141         mx31_set_gpr(MUX_PGP_UH2, 1);
 142
 143         return 0;
 144
 145 }
 146
 147 int board_init(void)
 148 {
 149         /* Chip selects */
 150         /* CS0: Nor Flash #0 - it must be init'ed when executing from DDR */
 151         /* Assumptions: HCLK = 133 MHz, tACC = 130ns */
 152         static const struct mxc_weimcs cs0 = {
 153                 /*     sp wp bcd bcs psz pme sync dol cnc wsc ew wws edc */
 154                 CSCR_U(0, 0,  0,  0,  0,  0,   0,  0,  3, 21, 0,  0,  6),
 155                 /*   oea oen ebwa ebwn csa ebc dsz csn psr cre wrap csen */
 156                 CSCR_L(0,  1,   3,   3,  1,  1,  5,  1,  0,  0,   0,  1),
 157                 /*  ebra ebrn rwa rwn mum lah lbn lba dww dct wwu age cnc2 fce*/
 158                 CSCR_A(0,   1,  2,  2,  0,  0,  2,  0,  0,  0,  0,  0,   0,  0)
 159         };
 160
 161         mxc_setup_weimcs(0, &cs0);
 162
 163         /* board id for linux */
 164         gd->bd->bi_arch_number = MACH_TYPE_QONG;
 165         gd->bd->bi_boot_params = (0x80000100);  /* adress of boot parameters */
 166
 167         qong_fpga_init();
 168
 169         return 0;
 170 }
 171
 172 int board_late_init(void)
 173 {
 174         u32 val;
 175         struct pmic *p;
 176         int ret;
 177
 178         ret = pmic_init(I2C_PMIC);
 179         if (ret)
 180                 return ret;
 181
 182         p = pmic_get("FSL_PMIC");
 183         if (!p)
 184                 return -ENODEV;
 185         /* Enable RTC battery */
 186         pmic_reg_read(p, REG_POWER_CTL0, &val);
 187         pmic_reg_write(p, REG_POWER_CTL0, val | COINCHEN);
 188         pmic_reg_write(p, REG_INT_STATUS1, RTCRSTI);
 189
 190 #ifdef CONFIG_HW_WATCHDOG
 191         mxc_hw_watchdog_enable();
 192 #endif
 193
 194         return 0;
 195 }
 196
 197 int checkboard(void)
 198 {
 199         printf("Board: DAVE/DENX Qong\n");
 200         return 0;
 201 }
 202
 203 int misc_init_r(void)
 204 {
 205 #ifdef CONFIG_QONG_FPGA
 206         u32 tmp;
 207
 208         tmp = *(volatile u32*)QONG_FPGA_CTRL_VERSION;
 209         printf("FPGA:  ");
 210         printf("version register = %u.%u.%u\n",
 211                 (tmp & 0xF000) >> 12, (tmp & 0x0F00) >> 8, tmp & 0x00FF);
 212 #endif
 213         return 0;
 214 }
 215
 216 int board_eth_init(bd_t *bis)
 217 {
 218 #if defined(CONFIG_QONG_FPGA) && defined(CONFIG_DNET)
 219         return dnet_eth_initialize(0, (void *)CONFIG_DNET_BASE, -1);
 220 #else
 221         return 0;
 222 #endif
 223 }
 224
 225 #if defined(CONFIG_QONG_FPGA) && defined(CONFIG_NAND_PLAT)
 226 static void board_nand_setup(void)
 227 {
 228         /* CS3: NAND 8-bit */
 229         static const struct mxc_weimcs cs3 = {
 230                 /*    sp wp bcd bcs psz pme sync dol cnc wsc ew wws edc */
 231                 CSCR_U(0, 0,  0,  0,  0,  0,   0,  0,  1, 15, 0,  0,  0),
 232                 /*   oea oen ebwa ebwn csa ebc dsz csn psr cre wrap csen */
 233                 CSCR_L(2,  0,   0,   1,  3,  1,  3,  3,  0,  0,   0,   1),
 234                 /*  ebra ebrn rwa rwn mum lah lbn lba dww dct wwu age cnc2 fce*/
 235                 CSCR_A(0,   0,  0,  2,  0,  0,  2,  0,  0,  0,  0,  0,  0,   0)
 236         };
 237
 238         mxc_setup_weimcs(3, &cs3);
 239
 240         mx31_set_gpr(MUX_SDCTL_CSD1_SEL, 1);
 241
 242         mx31_gpio_mux(IOMUX_MODE(MUX_CTL_NFC_WP, MUX_CTL_IN_GPIO));
 243         mx31_gpio_mux(IOMUX_MODE(MUX_CTL_NFC_CE, MUX_CTL_IN_GPIO));
 244         mx31_gpio_mux(IOMUX_MODE(MUX_CTL_NFC_RB, MUX_CTL_IN_GPIO));
 245
 246         /* Make sure to reset the fpga else you cannot access NAND */
 247         qong_fpga_reset();
 248
 249         /* Enable NAND flash */
 250         gpio_set_value(15, 1);
 251         gpio_set_value(14, 1);
 252         gpio_direction_output(15, 0);
 253         gpio_direction_input(16);
 254         gpio_direction_input(14);
 255
 256 }
 257
 258 int qong_nand_rdy(void *chip)
 259 {
 260         udelay(1);
 261         return gpio_get_value(16);
 262 }
 263
 264 void qong_nand_select_chip(struct mtd_info *mtd, int chip)
 265 {
 266         if (chip >= 0)
 267                 gpio_set_value(15, 0);
 268         else
 269                 gpio_set_value(15, 1);
 270
 271 }
 272
 273 void qong_nand_plat_init(void *chip)
 274 {
 275         struct nand_chip *nand = (struct nand_chip *)chip;
 276         nand->chip_delay = 20;
 277         nand->select_chip = qong_nand_select_chip;
 278         nand->options &= ~NAND_BUSWIDTH_16;
 279         board_nand_setup();
 280 }
 281
 282 #endif