board/esd/mecp5123/mecp5123.c

   1 /*
   2  * (C) Copyright 2009 Wolfgang Denk <wd@denx.de>
   3  * (C) Copyright 2009 Dave Srl www.dave.eu
   4  * (C) Copyright 2009 Stefan Roese <sr@denx.de>
   5  *
   6  * See file CREDITS for list of people who contributed to this
   7  * project.
   8  *
   9  * This program is free software; you can redistribute it and/or
  10  * modify it under the terms of the GNU General Public License as
  11  * published by the Free Software Foundation; either version 2 of
  12  * the License, or (at your option) any later version.
  13  *
  14  * This program is distributed in the hope that it will be useful,
  15  * but WITHOUT ANY WARRANTY; without even the implied warranty of
  16  * MERCHANTABILITY or FITNESS FOR A PARTICULAR PURPOSE.  See the
  17  * GNU General Public License for more details.
  18  *
  19  * You should have received a copy of the GNU General Public License
  20  * along with this program; if not, write to the Free Software
  21  * Foundation, Inc., 59 Temple Place, Suite 330, Boston,
  22  * MA 02111-1307 USA
  23  *
  24  */
  25
  26 #include <common.h>
  27 #include <asm/bitops.h>
  28 #include <command.h>
  29 #include <asm/io.h>
  30 #include <asm/processor.h>
  31 #include <fdt_support.h>
  32
  33 DECLARE_GLOBAL_DATA_PTR;
  34
  35 /* Clocks in use */
  36 #define SCCR1_CLOCKS_EN (CLOCK_SCCR1_CFG_EN |                           \
  37                          CLOCK_SCCR1_LPC_EN |                           \
  38                          CLOCK_SCCR1_PSC_EN(CONFIG_PSC_CONSOLE) |       \
  39                          CLOCK_SCCR1_PSCFIFO_EN |                       \
  40                          CLOCK_SCCR1_DDR_EN |                           \
  41                          CLOCK_SCCR1_FEC_EN |                           \
  42                          CLOCK_SCCR1_NFC_EN |                           \
  43                          CLOCK_SCCR1_PCI_EN |                           \
  44                          CLOCK_SCCR1_TPR_EN)
  45
  46 #define SCCR2_CLOCKS_EN (CLOCK_SCCR2_MEM_EN |   \
  47                          CLOCK_SCCR2_I2C_EN)
  48
  49 #define CSAW_START(start)       ((start) & 0xFFFF0000)
  50 #define CSAW_STOP(start, size)  (((start) + (size) - 1) >> 16)
  51
  52 int eeprom_write_enable(unsigned dev_addr, int state)
  53 {
  54         volatile immap_t *im = (immap_t *)CONFIG_SYS_IMMR;
  55
  56         if (dev_addr != CONFIG_SYS_I2C_EEPROM_ADDR)
  57                 return -1;
  58
  59         if (state == 0)
  60                 setbits_be32(&im->gpio.gpdat, 0x00100000);
  61         else
  62                 clrbits_be32(&im->gpio.gpdat, 0x00100000);
  63
  64 return 0;
  65 }
  66
  67 /*
  68  * According to MPC5121e RM, configuring local access windows should
  69  * be followed by a dummy read of the config register that was
  70  * modified last and an isync.
  71  */
  72 static inline void sync_law(volatile void *addr)
  73 {
  74         in_be32(addr);
  75         __asm__ __volatile__ ("isync");
  76 }
  77
  78 int board_early_init_f(void)
  79 {
  80         volatile immap_t *im = (immap_t *)CONFIG_SYS_IMMR;
  81         u32 spridr;
  82
  83         /*
  84          * Initialize Local Window for NOR FLASH access
  85          */
  86         out_be32(&im->sysconf.lpcs0aw,
  87                  CSAW_START(CONFIG_SYS_FLASH_BASE) |
  88                  CSAW_STOP(CONFIG_SYS_FLASH_BASE, CONFIG_SYS_FLASH_SIZE));
  89         sync_law(&im->sysconf.lpcs0aw);
  90
  91         /*
  92          * Initialize Local Window for boot access
  93          */
  94         out_be32(&im->sysconf.lpbaw,
  95                  CSAW_START(0xffb00000) | CSAW_STOP(0xffb00000, 0x00010000));
  96         sync_law(&im->sysconf.lpbaw);
  97
  98         /*
  99          * Initialize Local Window for VPC3 access
 100          */
 101         out_be32(&im->sysconf.lpcs1aw,
 102                  CSAW_START(CONFIG_SYS_VPC3_BASE) |
 103                  CSAW_STOP(CONFIG_SYS_VPC3_BASE, CONFIG_SYS_VPC3_SIZE));
 104         sync_law(&im->sysconf.lpcs1aw);
 105
 106         /*
 107          * Configure Flash Speed
 108          */
 109         out_be32(&im->lpc.cs_cfg[0], CONFIG_SYS_CS0_CFG);
 110
 111         /*
 112          * Configure VPC3 Speed
 113          */
 114         out_be32(&im->lpc.cs_cfg[1], CONFIG_SYS_CS1_CFG);
 115
 116         spridr = in_be32(&im->sysconf.spridr);
 117         if (SVR_MJREV(spridr) >= 2)
 118                 out_be32(&im->lpc.altr, CONFIG_SYS_CS_ALETIMING);
 119
 120         /*
 121          * Enable clocks
 122          */
 123         out_be32(&im->clk.sccr[0], SCCR1_CLOCKS_EN);
 124         out_be32(&im->clk.sccr[1], SCCR2_CLOCKS_EN);
 125 #if defined(CONFIG_IIM) || defined(CONFIG_CMD_FUSE)
 126         setbits_be32(&im->clk.sccr[1], CLOCK_SCCR2_IIM_EN);
 127 #endif
 128
 129         /*
 130          * Configure MSCAN clocks
 131          */
 132         out_be32(&im->clk.m1ccr, 0x00300000);
 133         out_be32(&im->clk.m2ccr, 0x00300000);
 134         out_be32(&im->clk.m3ccr, 0x00300000);
 135         out_be32(&im->clk.m4ccr, 0x00300000);
 136         out_be32(&im->clk.m1ccr, 0x00310000);
 137         out_be32(&im->clk.m2ccr, 0x00310000);
 138         out_be32(&im->clk.m3ccr, 0x00310000);
 139         out_be32(&im->clk.m4ccr, 0x00310000);
 140
 141         /*
 142          * Configure GPIO's
 143          */
 144         clrbits_be32(&im->gpio.gpodr, 0x000000e0);
 145         clrbits_be32(&im->gpio.gpdir, 0x00ef0000);
 146         setbits_be32(&im->gpio.gpdir, 0x001000e0);
 147         setbits_be32(&im->gpio.gpdat, 0x00100000);
 148
 149         return 0;
 150 }
 151
 152 /*
 153  * fixed sdram init:
 154  * The board doesn't use memory modules that have serial presence
 155  * detect or similar mechanism for discovery of the DRAM settings
 156  */
 157 long int fixed_sdram(void)
 158 {
 159         volatile immap_t *im = (immap_t *)CONFIG_SYS_IMMR;
 160         u32 msize = CONFIG_SYS_DDR_SIZE * 1024 * 1024;
 161         u32 msize_log2 = __ilog2(msize);
 162         u32 i;
 163
 164         /* Initialize IO Control */
 165         out_be32(&im->io_ctrl.io_control_mem, IOCTRL_MUX_DDR);
 166
 167         /* Initialize DDR Local Window */
 168         out_be32(&im->sysconf.ddrlaw.bar, CONFIG_SYS_DDR_BASE & 0xFFFFF000);
 169         out_be32(&im->sysconf.ddrlaw.ar, msize_log2 - 1);
 170         sync_law(&im->sysconf.ddrlaw.ar);
 171
 172         /* Enable DDR */
 173         out_be32(&im->mddrc.ddr_sys_config, CONFIG_SYS_MDDRC_SYS_CFG_EN);
 174
 175         /* Initialize DDR Priority Manager */
 176         out_be32(&im->mddrc.prioman_config1, CONFIG_SYS_MDDRCGRP_PM_CFG1);
 177         out_be32(&im->mddrc.prioman_config2, CONFIG_SYS_MDDRCGRP_PM_CFG2);
 178         out_be32(&im->mddrc.hiprio_config, CONFIG_SYS_MDDRCGRP_HIPRIO_CFG);
 179         out_be32(&im->mddrc.lut_table0_main_upper, CONFIG_SYS_MDDRCGRP_LUT0_MU);
 180         out_be32(&im->mddrc.lut_table0_main_lower, CONFIG_SYS_MDDRCGRP_LUT0_ML);
 181         out_be32(&im->mddrc.lut_table1_main_upper, CONFIG_SYS_MDDRCGRP_LUT1_MU);
 182         out_be32(&im->mddrc.lut_table1_main_lower, CONFIG_SYS_MDDRCGRP_LUT1_ML);
 183         out_be32(&im->mddrc.lut_table2_main_upper, CONFIG_SYS_MDDRCGRP_LUT2_MU);
 184         out_be32(&im->mddrc.lut_table2_main_lower, CONFIG_SYS_MDDRCGRP_LUT2_ML);
 185         out_be32(&im->mddrc.lut_table3_main_upper, CONFIG_SYS_MDDRCGRP_LUT3_MU);
 186         out_be32(&im->mddrc.lut_table3_main_lower, CONFIG_SYS_MDDRCGRP_LUT3_ML);
 187         out_be32(&im->mddrc.lut_table4_main_upper, CONFIG_SYS_MDDRCGRP_LUT4_MU);
 188         out_be32(&im->mddrc.lut_table4_main_lower, CONFIG_SYS_MDDRCGRP_LUT4_ML);
 189         out_be32(&im->mddrc.lut_table0_alternate_upper, CONFIG_SYS_MDDRCGRP_LUT0_AU);
 190         out_be32(&im->mddrc.lut_table0_alternate_lower, CONFIG_SYS_MDDRCGRP_LUT0_AL);
 191         out_be32(&im->mddrc.lut_table1_alternate_upper, CONFIG_SYS_MDDRCGRP_LUT1_AU);
 192         out_be32(&im->mddrc.lut_table1_alternate_lower, CONFIG_SYS_MDDRCGRP_LUT1_AL);
 193         out_be32(&im->mddrc.lut_table2_alternate_upper, CONFIG_SYS_MDDRCGRP_LUT2_AU);
 194         out_be32(&im->mddrc.lut_table2_alternate_lower, CONFIG_SYS_MDDRCGRP_LUT2_AL);
 195         out_be32(&im->mddrc.lut_table3_alternate_upper, CONFIG_SYS_MDDRCGRP_LUT3_AU);
 196         out_be32(&im->mddrc.lut_table3_alternate_lower, CONFIG_SYS_MDDRCGRP_LUT3_AL);
 197         out_be32(&im->mddrc.lut_table4_alternate_upper, CONFIG_SYS_MDDRCGRP_LUT4_AU);
 198         out_be32(&im->mddrc.lut_table4_alternate_lower, CONFIG_SYS_MDDRCGRP_LUT4_AL);
 199
 200         /* Initialize MDDRC */
 201         out_be32(&im->mddrc.ddr_sys_config, CONFIG_SYS_MDDRC_SYS_CFG);
 202         out_be32(&im->mddrc.ddr_time_config0, CONFIG_SYS_MDDRC_TIME_CFG0);
 203         out_be32(&im->mddrc.ddr_time_config1, CONFIG_SYS_MDDRC_TIME_CFG1);
 204         out_be32(&im->mddrc.ddr_time_config2, CONFIG_SYS_MDDRC_TIME_CFG2);
 205
 206         /* Initialize DDR */
 207         for (i = 0; i < 10; i++)
 208                 out_be32(&im->mddrc.ddr_command, CONFIG_SYS_MICRON_NOP);
 209
 210         out_be32(&im->mddrc.ddr_command, CONFIG_SYS_MICRON_PCHG_ALL);
 211         out_be32(&im->mddrc.ddr_command, CONFIG_SYS_MICRON_NOP);
 212         out_be32(&im->mddrc.ddr_command, CONFIG_SYS_MICRON_RFSH);
 213         out_be32(&im->mddrc.ddr_command, CONFIG_SYS_MICRON_NOP);
 214         out_be32(&im->mddrc.ddr_command, CONFIG_SYS_MICRON_RFSH);
 215         out_be32(&im->mddrc.ddr_command, CONFIG_SYS_MICRON_NOP);
 216         out_be32(&im->mddrc.ddr_command, CONFIG_SYS_MICRON_INIT_DEV_OP);
 217         out_be32(&im->mddrc.ddr_command, CONFIG_SYS_MICRON_NOP);
 218         out_be32(&im->mddrc.ddr_command, CONFIG_SYS_MICRON_EM2);
 219         out_be32(&im->mddrc.ddr_command, CONFIG_SYS_MICRON_NOP);
 220         out_be32(&im->mddrc.ddr_command, CONFIG_SYS_MICRON_PCHG_ALL);
 221         out_be32(&im->mddrc.ddr_command, CONFIG_SYS_MICRON_EM2);
 222         out_be32(&im->mddrc.ddr_command, CONFIG_SYS_MICRON_EM3);
 223         out_be32(&im->mddrc.ddr_command, CONFIG_SYS_MICRON_EN_DLL);
 224         out_be32(&im->mddrc.ddr_command, CONFIG_SYS_MICRON_INIT_DEV_OP);
 225         out_be32(&im->mddrc.ddr_command, CONFIG_SYS_MICRON_PCHG_ALL);
 226         out_be32(&im->mddrc.ddr_command, CONFIG_SYS_MICRON_RFSH);
 227         out_be32(&im->mddrc.ddr_command, CONFIG_SYS_MICRON_INIT_DEV_OP);
 228         out_be32(&im->mddrc.ddr_command, CONFIG_SYS_MICRON_OCD_DEFAULT);
 229         out_be32(&im->mddrc.ddr_command, CONFIG_SYS_MICRON_PCHG_ALL);
 230         out_be32(&im->mddrc.ddr_command, CONFIG_SYS_MICRON_NOP);
 231
 232         /* Start MDDRC */
 233         out_be32(&im->mddrc.ddr_time_config0, CONFIG_SYS_MDDRC_TIME_CFG0_RUN);
 234         out_be32(&im->mddrc.ddr_sys_config, CONFIG_SYS_MDDRC_SYS_CFG_RUN);
 235
 236         return msize;
 237 }
 238
 239 phys_size_t initdram(int board_type)
 240 {
 241         return get_ram_size(0, fixed_sdram());
 242 }
 243
 244 int misc_init_r(void)
 245 {
 246         volatile immap_t *im = (immap_t *) CONFIG_SYS_IMMR;
 247         u32 val;
 248
 249         /*
 250          * Optimize access to profibus chip (VPC3) on the local bus
 251          */
 252
 253         /*
 254          * Select 1:1 for LPC_DIV
 255          */
 256         val = in_be32(&im->clk.scfr[0]) & ~SCFR1_LPC_DIV_MASK;
 257         out_be32(&im->clk.scfr[0], val | (0x1 << SCFR1_LPC_DIV_SHIFT));
 258
 259         /*
 260          * Configure LPC Chips Select Deadcycle Control Register
 261          * CS0 - device can drive data 2 clock cycle(s) after CS deassertion
 262          * CS1 - device can drive data 1 clock cycle(s) after CS deassertion
 263          */
 264         clrbits_be32(&im->lpc.cs_dccr, 0x000000ff);
 265         setbits_be32(&im->lpc.cs_dccr, (0x00 << 4) | (0x01 << 0));
 266
 267         /*
 268          * Configure LPC Chips Select Holdcycle Control Register
 269          * CS0 - data is valid 2 clock cycle(s) after CS deassertion
 270          * CS1 - data is valid 1 clock cycle(s) after CS deassertion
 271          */
 272         clrbits_be32(&im->lpc.cs_hccr, 0x000000ff);
 273         setbits_be32(&im->lpc.cs_hccr, (0x00 << 4) | (0x01 << 0));
 274
 275         return 0;
 276 }
 277
 278 static iopin_t ioregs_init[] = {
 279         /* FUNC1=FEC_RX_DV Sets Next 3 to FEC pads */
 280         {
 281                 offsetof(struct ioctrl512x, io_control_spdif_txclk), 3, 0,
 282                 IO_PIN_FMUX(1) | IO_PIN_HOLD(0) | IO_PIN_PUD(0) |
 283                 IO_PIN_PUE(0) | IO_PIN_ST(0) | IO_PIN_DS(3)
 284         },
 285         /* FUNC1=FEC_COL Sets Next 15 to FEC pads */
 286         {
 287                 offsetof(struct ioctrl512x, io_control_psc0_0), 15, 0,
 288                 IO_PIN_FMUX(1) | IO_PIN_HOLD(0) | IO_PIN_PUD(0) |
 289                 IO_PIN_PUE(0) | IO_PIN_ST(0) | IO_PIN_DS(3)
 290         },
 291         /* FUNC1=SELECT LPC_CS1 */
 292         {
 293                 offsetof(struct ioctrl512x, io_control_lpc_cs1), 1, 0,
 294                 IO_PIN_FMUX(0) | IO_PIN_HOLD(0) | IO_PIN_PUD(0) |
 295                 IO_PIN_PUE(0) | IO_PIN_ST(0) | IO_PIN_DS(3)
 296         },
 297         /* FUNC3=SELECT PSC5_2 */
 298         {
 299                 offsetof(struct ioctrl512x, io_control_psc5_2), 1, 0,
 300                 IO_PIN_FMUX(2) | IO_PIN_HOLD(0) | IO_PIN_PUD(0) |
 301                 IO_PIN_PUE(0) | IO_PIN_ST(0) | IO_PIN_DS(3)
 302         },
 303         /* FUNC3=SELECT PSC5_3 */
 304         {
 305                 offsetof(struct ioctrl512x, io_control_psc5_3), 1, 0,
 306                 IO_PIN_FMUX(3) | IO_PIN_HOLD(0) | IO_PIN_PUD(0) |
 307                 IO_PIN_PUE(0) | IO_PIN_ST(0) | IO_PIN_DS(3)
 308         },
 309         /* FUNC3=SELECT PSC7_3 */
 310         {
 311                 offsetof(struct ioctrl512x, io_control_psc7_3), 1, 0,
 312                 IO_PIN_FMUX(3) | IO_PIN_HOLD(0) | IO_PIN_PUD(0) |
 313                 IO_PIN_PUE(0) | IO_PIN_ST(0) | IO_PIN_DS(3)
 314         },
 315         /* FUNC3=SELECT PSC9_0 */
 316         {
 317                 offsetof(struct ioctrl512x, io_control_psc9_0), 3, 0,
 318                 IO_PIN_FMUX(3) | IO_PIN_HOLD(0) | IO_PIN_PUD(0) |
 319                 IO_PIN_PUE(0) | IO_PIN_ST(0) | IO_PIN_DS(3)
 320         },
 321         /* FUNC3=SELECT PSC10_0 */
 322         {
 323                 offsetof(struct ioctrl512x, io_control_psc10_0), 3, 0,
 324                 IO_PIN_FMUX(3) | IO_PIN_HOLD(0) | IO_PIN_PUD(0) |
 325                 IO_PIN_PUE(0) | IO_PIN_ST(0) | IO_PIN_DS(3)
 326         },
 327         /* FUNC3=SELECT PSC10_3 */
 328         {
 329                 offsetof(struct ioctrl512x, io_control_psc10_3), 1, 0,
 330                 IO_PIN_FMUX(0) | IO_PIN_HOLD(0) | IO_PIN_PUD(0) |
 331                 IO_PIN_PUE(0) | IO_PIN_ST(0) | IO_PIN_DS(3)
 332         },
 333         /* FUNC3=SELECT PSC11_0 */
 334         {
 335                 offsetof(struct ioctrl512x, io_control_psc11_0), 4, 0,
 336                 IO_PIN_FMUX(3) | IO_PIN_HOLD(0) | IO_PIN_PUD(0) |
 337                 IO_PIN_PUE(0) | IO_PIN_ST(0) | IO_PIN_DS(3)
 338         },
 339         /* FUNC0=SELECT IRQ0 */
 340         {
 341                 offsetof(struct ioctrl512x, io_control_irq0), 4, 0,
 342                 IO_PIN_FMUX(0) | IO_PIN_HOLD(0) | IO_PIN_PUD(0) |
 343                 IO_PIN_PUE(0) | IO_PIN_ST(0) | IO_PIN_DS(3)
 344         }
 345 };
 346
 347 static iopin_t rev2_silicon_pci_ioregs_init[] = {
 348         /* FUNC0=PCI Sets next 54 to PCI pads */
 349         {
 350                 offsetof(struct ioctrl512x, io_control_pci_ad31), 54, 0,
 351                 IO_PIN_FMUX(0) | IO_PIN_HOLD(0) | IO_PIN_DS(0)
 352         }
 353 };
 354
 355 int checkboard(void)
 356 {
 357         volatile immap_t *im = (immap_t *)CONFIG_SYS_IMMR;
 358         u32 spridr;
 359
 360         puts("Board: MECP_5123\n");
 361
 362         /*
 363          * Initialize function mux & slew rate IO inter alia on IO
 364          * Pins
 365          */
 366         iopin_initialize(ioregs_init, ARRAY_SIZE(ioregs_init));
 367
 368         spridr = in_be32(&im->sysconf.spridr);
 369         if (SVR_MJREV(spridr) >= 2)
 370                 iopin_initialize(rev2_silicon_pci_ioregs_init, 1);
 371
 372         return 0;
 373 }
 374
 375 #if defined(CONFIG_OF_LIBFDT) && defined(CONFIG_OF_BOARD_SETUP)
 376 void ft_board_setup(void *blob, bd_t *bd)
 377 {
 378         ft_cpu_setup(blob, bd);
 379         fdt_fixup_memory(blob, (u64)bd->bi_memstart, (u64)bd->bi_memsize);
 380 }
 381 #endif /* defined(CONFIG_OF_LIBFDT) && defined(CONFIG_OF_BOARD_SETUP) */