board/freescale/mpc8569mds/mpc8569mds.c

   1 /*
   2  * Copyright 2009 Freescale Semiconductor.
   3  *
   4  * (C) Copyright 2002 Scott McNutt <smcnutt@artesyncp.com>
   5  *
   6  * See file CREDITS for list of people who contributed to this
   7  * project.
   8  *
   9  * This program is free software; you can redistribute it and/or
  10  * modify it under the terms of the GNU General Public License as
  11  * published by the Free Software Foundation; either version 2 of
  12  * the License, or (at your option) any later version.
  13  *
  14  * This program is distributed in the hope that it will be useful,
  15  * but WITHOUT ANY WARRANTY; without even the implied warranty of
  16  * MERCHANTABILITY or FITNESS FOR A PARTICULAR PURPOSE.  See the
  17  * GNU General Public License for more details.
  18  *
  19  * You should have received a copy of the GNU General Public License
  20  * along with this program; if not, write to the Free Software
  21  * Foundation, Inc., 59 Temple Place, Suite 330, Boston,
  22  * MA 02111-1307 USA
  23  */
  24
  25 #include <common.h>
  26 #include <hwconfig.h>
  27 #include <pci.h>
  28 #include <asm/processor.h>
  29 #include <asm/mmu.h>
  30 #include <asm/immap_85xx.h>
  31 #include <asm/fsl_pci.h>
  32 #include <asm/fsl_ddr_sdram.h>
  33 #include <asm/io.h>
  34 #include <spd_sdram.h>
  35 #include <i2c.h>
  36 #include <ioports.h>
  37 #include <libfdt.h>
  38 #include <fdt_support.h>
  39 #include <fsl_esdhc.h>
  40
  41 #include "bcsr.h"
  42
  43 phys_size_t fixed_sdram(void);
  44
  45 const qe_iop_conf_t qe_iop_conf_tab[] = {
  46         /* QE_MUX_MDC */
  47         {2,  31, 1, 0, 1}, /* QE_MUX_MDC               */
  48
  49         /* QE_MUX_MDIO */
  50         {2,  30, 3, 0, 2}, /* QE_MUX_MDIO              */
  51
  52 #if defined(CONFIG_SYS_UCC_RGMII_MODE)
  53         /* UCC_1_RGMII */
  54         {2, 11, 2, 0, 1}, /* CLK12 */
  55         {0,  0, 1, 0, 3}, /* ENET1_TXD0_SER1_TXD0      */
  56         {0,  1, 1, 0, 3}, /* ENET1_TXD1_SER1_TXD1      */
  57         {0,  2, 1, 0, 1}, /* ENET1_TXD2_SER1_TXD2      */
  58         {0,  3, 1, 0, 2}, /* ENET1_TXD3_SER1_TXD3      */
  59         {0,  6, 2, 0, 3}, /* ENET1_RXD0_SER1_RXD0      */
  60         {0,  7, 2, 0, 1}, /* ENET1_RXD1_SER1_RXD1      */
  61         {0,  8, 2, 0, 2}, /* ENET1_RXD2_SER1_RXD2      */
  62         {0,  9, 2, 0, 2}, /* ENET1_RXD3_SER1_RXD3      */
  63         {0,  4, 1, 0, 2}, /* ENET1_TX_EN_SER1_RTS_B    */
  64         {0, 12, 2, 0, 3}, /* ENET1_RX_DV_SER1_CTS_B    */
  65         {2,  8, 2, 0, 1}, /* ENET1_GRXCLK              */
  66         {2, 20, 1, 0, 2}, /* ENET1_GTXCLK              */
  67
  68         /* UCC_2_RGMII */
  69         {2, 16, 2, 0, 3}, /* CLK17 */
  70         {0, 14, 1, 0, 2}, /* ENET2_TXD0_SER2_TXD0      */
  71         {0, 15, 1, 0, 2}, /* ENET2_TXD1_SER2_TXD1      */
  72         {0, 16, 1, 0, 1}, /* ENET2_TXD2_SER2_TXD2      */
  73         {0, 17, 1, 0, 1}, /* ENET2_TXD3_SER2_TXD3      */
  74         {0, 20, 2, 0, 2}, /* ENET2_RXD0_SER2_RXD0      */
  75         {0, 21, 2, 0, 1}, /* ENET2_RXD1_SER2_RXD1      */
  76         {0, 22, 2, 0, 1}, /* ENET2_RXD2_SER2_RXD2      */
  77         {0, 23, 2, 0, 1}, /* ENET2_RXD3_SER2_RXD3      */
  78         {0, 18, 1, 0, 2}, /* ENET2_TX_EN_SER2_RTS_B    */
  79         {0, 26, 2, 0, 3}, /* ENET2_RX_DV_SER2_CTS_B    */
  80         {2,  3, 2, 0, 1}, /* ENET2_GRXCLK              */
  81         {2,  2, 1, 0, 2}, /* ENET2_GTXCLK              */
  82
  83         /* UCC_3_RGMII */
  84         {2, 11, 2, 0, 1}, /* CLK12 */
  85         {0, 29, 1, 0, 2}, /* ENET3_TXD0_SER3_TXD0      */
  86         {0, 30, 1, 0, 3}, /* ENET3_TXD1_SER3_TXD1      */
  87         {0, 31, 1, 0, 2}, /* ENET3_TXD2_SER3_TXD2      */
  88         {1,  0, 1, 0, 3}, /* ENET3_TXD3_SER3_TXD3      */
  89         {1,  3, 2, 0, 3}, /* ENET3_RXD0_SER3_RXD0      */
  90         {1,  4, 2, 0, 1}, /* ENET3_RXD1_SER3_RXD1      */
  91         {1,  5, 2, 0, 2}, /* ENET3_RXD2_SER3_RXD2      */
  92         {1,  6, 2, 0, 3}, /* ENET3_RXD3_SER3_RXD3      */
  93         {1,  1, 1, 0, 1}, /* ENET3_TX_EN_SER3_RTS_B    */
  94         {1,  9, 2, 0, 3}, /* ENET3_RX_DV_SER3_CTS_B    */
  95         {2,  9, 2, 0, 2}, /* ENET3_GRXCLK              */
  96         {2, 25, 1, 0, 2}, /* ENET3_GTXCLK              */
  97
  98         /* UCC_4_RGMII */
  99         {2, 16, 2, 0, 3}, /* CLK17 */
 100         {1, 12, 1, 0, 2}, /* ENET4_TXD0_SER4_TXD0      */
 101         {1, 13, 1, 0, 2}, /* ENET4_TXD1_SER4_TXD1      */
 102         {1, 14, 1, 0, 1}, /* ENET4_TXD2_SER4_TXD2      */
 103         {1, 15, 1, 0, 2}, /* ENET4_TXD3_SER4_TXD3      */
 104         {1, 18, 2, 0, 2}, /* ENET4_RXD0_SER4_RXD0      */
 105         {1, 19, 2, 0, 1}, /* ENET4_RXD1_SER4_RXD1      */
 106         {1, 20, 2, 0, 1}, /* ENET4_RXD2_SER4_RXD2      */
 107         {1, 21, 2, 0, 2}, /* ENET4_RXD3_SER4_RXD3      */
 108         {1, 16, 1, 0, 2}, /* ENET4_TX_EN_SER4_RTS_B    */
 109         {1, 24, 2, 0, 3}, /* ENET4_RX_DV_SER4_CTS_B    */
 110         {2, 17, 2, 0, 2}, /* ENET4_GRXCLK              */
 111         {2, 24, 1, 0, 2}, /* ENET4_GTXCLK              */
 112
 113 #elif defined(CONFIG_SYS_UCC_RMII_MODE)
 114         /* UCC_1_RMII */
 115         {2, 15, 2, 0, 1}, /* CLK16 */
 116         {0,  0, 1, 0, 3}, /* ENET1_TXD0_SER1_TXD0      */
 117         {0,  1, 1, 0, 3}, /* ENET1_TXD1_SER1_TXD1      */
 118         {0,  6, 2, 0, 3}, /* ENET1_RXD0_SER1_RXD0      */
 119         {0,  7, 2, 0, 1}, /* ENET1_RXD1_SER1_RXD1      */
 120         {0,  4, 1, 0, 2}, /* ENET1_TX_EN_SER1_RTS_B    */
 121         {0, 12, 2, 0, 3}, /* ENET1_RX_DV_SER1_CTS_B    */
 122
 123         /* UCC_2_RMII */
 124         {2, 15, 2, 0, 1}, /* CLK16 */
 125         {0, 14, 1, 0, 2}, /* ENET2_TXD0_SER2_TXD0      */
 126         {0, 15, 1, 0, 2}, /* ENET2_TXD1_SER2_TXD1      */
 127         {0, 20, 2, 0, 2}, /* ENET2_RXD0_SER2_RXD0      */
 128         {0, 21, 2, 0, 1}, /* ENET2_RXD1_SER2_RXD1      */
 129         {0, 18, 1, 0, 2}, /* ENET2_TX_EN_SER2_RTS_B    */
 130         {0, 26, 2, 0, 3}, /* ENET2_RX_DV_SER2_CTS_B    */
 131
 132         /* UCC_3_RMII */
 133         {2, 15, 2, 0, 1}, /* CLK16 */
 134         {0, 29, 1, 0, 2}, /* ENET3_TXD0_SER3_TXD0      */
 135         {0, 30, 1, 0, 3}, /* ENET3_TXD1_SER3_TXD1      */
 136         {1,  3, 2, 0, 3}, /* ENET3_RXD0_SER3_RXD0      */
 137         {1,  4, 2, 0, 1}, /* ENET3_RXD1_SER3_RXD1      */
 138         {1,  1, 1, 0, 1}, /* ENET3_TX_EN_SER3_RTS_B    */
 139         {1,  9, 2, 0, 3}, /* ENET3_RX_DV_SER3_CTS_B    */
 140
 141         /* UCC_4_RMII */
 142         {2, 15, 2, 0, 1}, /* CLK16 */
 143         {1, 12, 1, 0, 2}, /* ENET4_TXD0_SER4_TXD0      */
 144         {1, 13, 1, 0, 2}, /* ENET4_TXD1_SER4_TXD1      */
 145         {1, 18, 2, 0, 2}, /* ENET4_RXD0_SER4_RXD0      */
 146         {1, 19, 2, 0, 1}, /* ENET4_RXD1_SER4_RXD1      */
 147         {1, 16, 1, 0, 2}, /* ENET4_TX_EN_SER4_RTS_B    */
 148         {1, 24, 2, 0, 3}, /* ENET4_RX_DV_SER4_CTS_B    */
 149 #endif
 150
 151         /* UART1 is muxed with QE PortF bit [9-12].*/
 152         {5, 12, 2, 0, 3}, /* UART1_SIN */
 153         {5, 9,  1, 0, 3}, /* UART1_SOUT */
 154         {5, 10, 2, 0, 3}, /* UART1_CTS_B */
 155         {5, 11, 1, 0, 2}, /* UART1_RTS_B */
 156
 157         {0,  0, 0, 0, QE_IOP_TAB_END} /* END of table */
 158 };
 159
 160 void local_bus_init(void);
 161
 162 int board_early_init_f (void)
 163 {
 164         /*
 165          * Initialize local bus.
 166          */
 167         local_bus_init ();
 168
 169         enable_8569mds_flash_write();
 170
 171 #ifdef CONFIG_QE
 172         enable_8569mds_qe_uec();
 173 #endif
 174
 175 #if CONFIG_SYS_I2C2_OFFSET
 176         /* Enable I2C2 signals instead of SD signals */
 177         volatile struct ccsr_gur *gur;
 178         gur = (struct ccsr_gur *)(CONFIG_SYS_IMMR + 0xe0000);
 179         gur->plppar1 &= ~PLPPAR1_I2C_BIT_MASK;
 180         gur->plppar1 |= PLPPAR1_I2C2_VAL;
 181         gur->plpdir1 &= ~PLPDIR1_I2C_BIT_MASK;
 182         gur->plpdir1 |= PLPDIR1_I2C2_VAL;
 183
 184         disable_8569mds_brd_eeprom_write_protect();
 185 #endif
 186
 187         return 0;
 188 }
 189
 190 int checkboard (void)
 191 {
 192         printf ("Board: 8569 MDS\n");
 193
 194         return 0;
 195 }
 196
 197 phys_size_t
 198 initdram(int board_type)
 199 {
 200         long dram_size = 0;
 201
 202         puts("Initializing\n");
 203
 204 #if defined(CONFIG_DDR_DLL)
 205         /*
 206          * Work around to stabilize DDR DLL MSYNC_IN.
 207          * Errata DDR9 seems to have been fixed.
 208          * This is now the workaround for Errata DDR11:
 209          *    Override DLL = 1, Course Adj = 1, Tap Select = 0
 210          */
 211         volatile ccsr_gur_t *gur =
 212                         (void *)(CONFIG_SYS_MPC85xx_GUTS_ADDR);
 213
 214         out_be32(&gur->ddrdllcr, 0x81000000);
 215         udelay(200);
 216 #endif
 217
 218 #ifdef CONFIG_SPD_EEPROM
 219         dram_size = fsl_ddr_sdram();
 220 #else
 221         dram_size = fixed_sdram();
 222 #endif
 223
 224         dram_size = setup_ddr_tlbs(dram_size / 0x100000);
 225         dram_size *= 0x100000;
 226
 227         puts("    DDR: ");
 228         return dram_size;
 229 }
 230
 231 #if !defined(CONFIG_SPD_EEPROM)
 232 phys_size_t fixed_sdram(void)
 233 {
 234         volatile ccsr_ddr_t *ddr = (ccsr_ddr_t *)CONFIG_SYS_MPC85xx_DDR_ADDR;
 235         uint d_init;
 236
 237         out_be32(&ddr->cs0_bnds, CONFIG_SYS_DDR_CS0_BNDS);
 238         out_be32(&ddr->cs0_config, CONFIG_SYS_DDR_CS0_CONFIG);
 239         out_be32(&ddr->timing_cfg_3, CONFIG_SYS_DDR_TIMING_3);
 240         out_be32(&ddr->timing_cfg_0, CONFIG_SYS_DDR_TIMING_0);
 241         out_be32(&ddr->timing_cfg_1, CONFIG_SYS_DDR_TIMING_1);
 242         out_be32(&ddr->timing_cfg_2, CONFIG_SYS_DDR_TIMING_2);
 243         out_be32(&ddr->sdram_cfg, CONFIG_SYS_DDR_SDRAM_CFG);
 244         out_be32(&ddr->sdram_cfg_2, CONFIG_SYS_DDR_SDRAM_CFG_2);
 245         out_be32(&ddr->sdram_mode, CONFIG_SYS_DDR_SDRAM_MODE);
 246         out_be32(&ddr->sdram_mode_2, CONFIG_SYS_DDR_SDRAM_MODE_2);
 247         out_be32(&ddr->sdram_interval, CONFIG_SYS_DDR_SDRAM_INTERVAL);
 248         out_be32(&ddr->sdram_data_init, CONFIG_SYS_DDR_DATA_INIT);
 249         out_be32(&ddr->sdram_clk_cntl, CONFIG_SYS_DDR_SDRAM_CLK_CNTL);
 250         out_be32(&ddr->timing_cfg_4, CONFIG_SYS_DDR_TIMING_4);
 251         out_be32(&ddr->timing_cfg_5, CONFIG_SYS_DDR_TIMING_5);
 252         out_be32(&ddr->ddr_zq_cntl, CONFIG_SYS_DDR_ZQ_CNTL);
 253         out_be32(&ddr->ddr_wrlvl_cntl, CONFIG_SYS_DDR_WRLVL_CNTL);
 254         out_be32(&ddr->sdram_cfg_2, CONFIG_SYS_DDR_SDRAM_CFG_2);
 255 #if defined (CONFIG_DDR_ECC)
 256         out_be32(&ddr->err_int_en, CONFIG_SYS_DDR_ERR_INT_EN);
 257         out_be32(&ddr->err_disable, CONFIG_SYS_DDR_ERR_DIS);
 258         out_be32(&ddr->err_sbe, CONFIG_SYS_DDR_SBE);
 259 #endif
 260         udelay(500);
 261
 262         out_be32(&ddr->sdram_cfg, CONFIG_SYS_DDR_CONTROL);
 263 #if defined(CONFIG_ECC_INIT_VIA_DDRCONTROLLER)
 264         d_init = 1;
 265         debug("DDR - 1st controller: memory initializing\n");
 266         /*
 267          * Poll until memory is initialized.
 268          * 512 Meg at 400 might hit this 200 times or so.
 269          */
 270         while ((ddr->sdram_cfg_2 & (d_init << 4)) != 0) {
 271                 udelay(1000);
 272         }
 273         debug("DDR: memory initialized\n\n");
 274         udelay(500);
 275 #endif
 276         return CONFIG_SYS_SDRAM_SIZE * 1024 * 1024;
 277 }
 278 #endif
 279
 280 /*
 281  * Initialize Local Bus
 282  */
 283 void
 284 local_bus_init(void)
 285 {
 286         volatile ccsr_gur_t *gur = (void *)(CONFIG_SYS_MPC85xx_GUTS_ADDR);
 287         volatile ccsr_lbc_t *lbc = (void *)(CONFIG_SYS_MPC85xx_LBC_ADDR);
 288
 289         uint clkdiv;
 290         uint lbc_hz;
 291         sys_info_t sysinfo;
 292
 293         get_sys_info(&sysinfo);
 294         clkdiv = (lbc->lcrr & LCRR_CLKDIV) * 2;
 295         lbc_hz = sysinfo.freqSystemBus / 1000000 / clkdiv;
 296
 297         out_be32(&gur->lbiuiplldcr1, 0x00078080);
 298         if (clkdiv == 16)
 299                 out_be32(&gur->lbiuiplldcr0, 0x7c0f1bf0);
 300         else if (clkdiv == 8)
 301                 out_be32(&gur->lbiuiplldcr0, 0x6c0f1bf0);
 302         else if (clkdiv == 4)
 303                 out_be32(&gur->lbiuiplldcr0, 0x5c0f1bf0);
 304
 305         out_be32(&lbc->lcrr, (u32)in_be32(&lbc->lcrr)| 0x00030000);
 306 }
 307
 308 #ifdef CONFIG_FSL_ESDHC
 309
 310 /*
 311  * Because of an erratum in prototype boards it is impossible to use eSDHC
 312  * without disabling UART0 (which makes it quite easy to 'brick' the board
 313  * by simply issung 'setenv hwconfig esdhc', and not able to interact with
 314  * U-Boot anylonger).
 315  *
 316  * So, but default we assume that the board is a prototype, which is a most
 317  * safe assumption. There is no way to determine board revision from a
 318  * register, so we use hwconfig.
 319  */
 320
 321 static int prototype_board(void)
 322 {
 323         if (hwconfig_subarg("board", "rev", NULL))
 324                 return hwconfig_subarg_cmp("board", "rev", "prototype");
 325         return 1;
 326 }
 327
 328 static int esdhc_disables_uart0(void)
 329 {
 330         return prototype_board() ||
 331                hwconfig_subarg_cmp("esdhc", "mode", "4-bits");
 332 }
 333
 334 int board_mmc_init(bd_t *bd)
 335 {
 336         struct ccsr_gur *gur = (struct ccsr_gur *)CONFIG_SYS_MPC85xx_GUTS_ADDR;
 337         u8 *bcsr = (u8 *)CONFIG_SYS_BCSR_BASE;
 338         u8 bcsr6 = BCSR6_SD_CARD_1BIT;
 339
 340         if (!hwconfig("esdhc"))
 341                 return 0;
 342
 343         printf("Enabling eSDHC...\n"
 344                "  For eSDHC to function, I2C2 ");
 345         if (esdhc_disables_uart0()) {
 346                 printf("and UART0 should be disabled.\n");
 347                 printf("  Redirecting stderr, stdout and stdin to UART1...\n");
 348                 console_assign(stderr, "eserial1");
 349                 console_assign(stdout, "eserial1");
 350                 console_assign(stdin, "eserial1");
 351                 printf("Switched to UART1 (initial log has been printed to "
 352                        "UART0).\n");
 353                 bcsr6 |= BCSR6_SD_CARD_4BITS;
 354         } else {
 355                 printf("should be disabled.\n");
 356         }
 357
 358         /* Assign I2C2 signals to eSDHC. */
 359         clrsetbits_be32(&gur->plppar1, PLPPAR1_I2C_BIT_MASK,
 360                                        PLPPAR1_ESDHC_VAL);
 361         clrsetbits_be32(&gur->plpdir1, PLPDIR1_I2C_BIT_MASK,
 362                                        PLPDIR1_ESDHC_VAL);
 363
 364         /* Mux I2C2 (and optionally UART0) signals to eSDHC. */
 365         setbits_8(&bcsr[6], bcsr6);
 366
 367         return fsl_esdhc_mmc_init(bd);
 368 }
 369
 370 static void fdt_board_fixup_esdhc(void *blob, bd_t *bd)
 371 {
 372         const char *status = "disabled";
 373         int off;
 374         int err;
 375
 376         if (!hwconfig("esdhc"))
 377                 return;
 378
 379         if (!esdhc_disables_uart0())
 380                 goto disable_i2c2;
 381
 382         off = fdt_path_offset(blob, "serial0");
 383         if (off < 0) {
 384                 printf("WARNING: could not find serial0 alias: %s.\n",
 385                         fdt_strerror(off));
 386                 goto disable_i2c2;
 387         }
 388
 389         err = fdt_setprop(blob, off, "status", status, strlen(status) + 1);
 390         if (err) {
 391                 printf("WARNING: could not set status for serial0: %s.\n",
 392                         fdt_strerror(err));
 393                 return;
 394         }
 395
 396 disable_i2c2:
 397         off = -1;
 398         while (1) {
 399                 const u32 *idx;
 400                 int len;
 401
 402                 off = fdt_node_offset_by_compatible(blob, off, "fsl-i2c");
 403                 if (off < 0)
 404                         break;
 405
 406                 idx = fdt_getprop(blob, off, "cell-index", &len);
 407                 if (!idx || len != sizeof(*idx))
 408                         continue;
 409
 410                 if (*idx == 1) {
 411                         fdt_setprop(blob, off, "status", status,
 412                                     strlen(status) + 1);
 413                         break;
 414                 }
 415         }
 416 }
 417 #else
 418 static inline void fdt_board_fixup_esdhc(void *blob, bd_t *bd) {}
 419 #endif
 420
 421 #ifdef CONFIG_PCIE1
 422 static struct pci_controller pcie1_hose;
 423 #endif  /* CONFIG_PCIE1 */
 424
 425 int first_free_busno = 0;
 426
 427 #ifdef CONFIG_PCI
 428 void
 429 pci_init_board(void)
 430 {
 431         volatile ccsr_gur_t *gur;
 432         uint io_sel;
 433         uint host_agent;
 434
 435         gur = (void *)(CONFIG_SYS_MPC85xx_GUTS_ADDR);
 436         io_sel = (gur->pordevsr & MPC85xx_PORDEVSR_IO_SEL) >> 19;
 437         host_agent = (gur->porbmsr & MPC85xx_PORBMSR_HA) >> 16;
 438
 439 #ifdef CONFIG_PCIE1
 440 {
 441         volatile ccsr_fsl_pci_t *pci;
 442         struct pci_controller *hose;
 443         int pcie_ep;
 444         struct pci_region *r;
 445         int pcie_configured;
 446
 447         pci = (ccsr_fsl_pci_t *) CONFIG_SYS_PCIE1_ADDR;
 448         hose = &pcie1_hose;
 449         pcie_ep = is_fsl_pci_agent(LAW_TRGT_IF_PCIE_1, host_agent);
 450         r = hose->regions;
 451         pcie_configured = is_fsl_pci_cfg(LAW_TRGT_IF_PCIE_1, io_sel);
 452
 453         if (pcie_configured && !(gur->devdisr & MPC85xx_DEVDISR_PCIE)){
 454                 printf ("\n    PCIE connected to slot as %s (base address %x)",
 455                         pcie_ep ? "End Point" : "Root Complex",
 456                         (uint)pci);
 457
 458                 if (pci->pme_msg_det) {
 459                         pci->pme_msg_det = 0xffffffff;
 460                         debug (" with errors.  Clearing. Now 0x%08x",
 461                                 pci->pme_msg_det);
 462                 }
 463                 printf ("\n");
 464
 465                 /* outbound memory */
 466                 pci_set_region(r++,
 467                                 CONFIG_SYS_PCIE1_MEM_BUS,
 468                                 CONFIG_SYS_PCIE1_MEM_PHYS,
 469                                 CONFIG_SYS_PCIE1_MEM_SIZE,
 470                                 PCI_REGION_MEM);
 471
 472                 /* outbound io */
 473                 pci_set_region(r++,
 474                                 CONFIG_SYS_PCIE1_IO_BUS,
 475                                 CONFIG_SYS_PCIE1_IO_PHYS,
 476                                 CONFIG_SYS_PCIE1_IO_SIZE,
 477                                 PCI_REGION_IO);
 478
 479                 hose->region_count = r - hose->regions;
 480
 481                 hose->first_busno=first_free_busno;
 482
 483                 fsl_pci_init(hose, (u32)&pci->cfg_addr, (u32)&pci->cfg_data);
 484                 printf ("PCIE on bus %02x - %02x\n",
 485                                 hose->first_busno,hose->last_busno);
 486
 487                 first_free_busno=hose->last_busno+1;
 488
 489         } else {
 490                 printf ("    PCIE: disabled\n");
 491         }
 492 }
 493 #else
 494         gur->devdisr |= MPC85xx_DEVDISR_PCIE; /* disable */
 495 #endif
 496 }
 497 #endif /* CONFIG_PCI */
 498
 499 #if defined(CONFIG_OF_BOARD_SETUP)
 500 void ft_board_setup(void *blob, bd_t *bd)
 501 {
 502 #if defined(CONFIG_SYS_UCC_RMII_MODE)
 503         int nodeoff, off, err;
 504         unsigned int val;
 505         const u32 *ph;
 506         const u32 *index;
 507
 508         /* fixup device tree for supporting rmii mode */
 509         nodeoff = -1;
 510         while ((nodeoff = fdt_node_offset_by_compatible(blob, nodeoff,
 511                                 "ucc_geth")) >= 0) {
 512                 err = fdt_setprop_string(blob, nodeoff, "tx-clock-name",
 513                                                 "clk16");
 514                 if (err < 0) {
 515                         printf("WARNING: could not set tx-clock-name %s.\n",
 516                                 fdt_strerror(err));
 517                         break;
 518                 }
 519
 520                 err = fdt_setprop_string(blob, nodeoff, "phy-connection-type",
 521                                         "rmii");
 522                 if (err < 0) {
 523                         printf("WARNING: could not set phy-connection-type "
 524                                 "%s.\n", fdt_strerror(err));
 525                         break;
 526                 }
 527
 528                 index = fdt_getprop(blob, nodeoff, "cell-index", 0);
 529                 if (index == NULL) {
 530                         printf("WARNING: could not get cell-index of ucc\n");
 531                         break;
 532                 }
 533
 534                 ph = fdt_getprop(blob, nodeoff, "phy-handle", 0);
 535                 if (ph == NULL) {
 536                         printf("WARNING: could not get phy-handle of ucc\n");
 537                         break;
 538                 }
 539
 540                 off = fdt_node_offset_by_phandle(blob, *ph);
 541                 if (off < 0) {
 542                         printf("WARNING: could not get phy node %s.\n",
 543                                 fdt_strerror(err));
 544                         break;
 545                 }
 546
 547                 val = 0x7 + *index; /* RMII phy address starts from 0x8 */
 548
 549                 err = fdt_setprop(blob, off, "reg", &val, sizeof(u32));
 550                 if (err < 0) {
 551                         printf("WARNING: could not set reg for phy-handle "
 552                                 "%s.\n", fdt_strerror(err));
 553                         break;
 554                 }
 555         }
 556 #endif
 557         ft_cpu_setup(blob, bd);
 558
 559 #ifdef CONFIG_PCIE1
 560         ft_fsl_pci_setup(blob, "pci1", &pcie1_hose);
 561 #endif
 562         fdt_board_fixup_esdhc(blob, bd);
 563 }
 564 #endif