board/netstal/hcu4/hcu4.c

   1 /*
   2  *(C) Copyright 2005-2007 Netstal Maschinen AG
   3  *    Niklaus Giger (Niklaus.Giger@netstal.com)
   4  *
   5  *    This source code is free software; you can redistribute it
   6  *    and/or modify it in source code form under the terms of the GNU
   7  *    General Public License as published by the Free Software
   8  *    Foundation; either version 2 of the License, or (at your option)
   9  *    any later version.
  10  *
  11  *    This program is distributed in the hope that it will be useful,
  12  *    but WITHOUT ANY WARRANTY; without even the implied warranty of
  13  *    MERCHANTABILITY or FITNESS FOR A PARTICULAR PURPOSE.  See the
  14  *    GNU General Public License for more details.
  15  *
  16  *    You should have received a copy of the GNU General Public License
  17  *    along with this program; if not, write to the Free Software
  18  *    Foundation, Inc., 59 Temple Place - Suite 330, Boston, MA 02111-1307, USA
  19  */
  20
  21 #include  <common.h>
  22 #include  <ppc4xx.h>
  23 #include  <asm/processor.h>
  24 #include  <asm/io.h>
  25 #include  <asm-ppc/u-boot.h>
  26 #include  "../common/nm_bsp.c"
  27
  28 DECLARE_GLOBAL_DATA_PTR;
  29
  30 #define HCU_MACH_VERSIONS_REGISTER      (0x7C000000 + 0xF00000)
  31
  32 #define SDRAM_LEN 32*1024*1024 /* 32 MB -RAM */
  33
  34 #define DO_UGLY_SDRAM_WORKAROUND
  35
  36 enum {
  37         /* HW_GENERATION_HCU wird nicht mehr unterstuetzt */
  38         HW_GENERATION_HCU2  = 0x10,
  39         HW_GENERATION_HCU3  = 0x10,
  40         HW_GENERATION_HCU4  = 0x20,
  41         HW_GENERATION_MCU   = 0x08,
  42         HW_GENERATION_MCU20 = 0x0a,
  43         HW_GENERATION_MCU25 = 0x09,
  44 };
  45
  46 void sysLedSet(u32 value);
  47 long int spd_sdram(int(read_spd)(uint addr));
  48
  49 #ifdef CONFIG_SPD_EEPROM
  50 #define DEBUG
  51 #endif
  52
  53 #if defined(DEBUG)
  54 void show_sdram_registers(void);
  55 #endif
  56
  57 /*
  58  * This function is run very early, out of flash, and before devices are
  59  * initialized. It is called by lib_ppc/board.c:board_init_f by virtue
  60  * of being in the init_sequence array.
  61  *
  62  * The SDRAM has been initialized already -- start.S:start called
  63  * init.S:init_sdram early on -- but it is not yet being used for
  64  * anything, not even stack. So be careful.
  65  */
  66
  67 #define CPC0_CR0        0xb1    /* Chip control register 0 */
  68 #define CPC0_CR1        0xb2    /* Chip control register 1 */
  69 /* Attention: If you want 1 microsecs times from the external oscillator
  70  * use  0x00804051. But this causes problems with u-boot and linux!
  71  */
  72 #define CPC0_CR1_VALUE  0x00004051
  73 #define CPC0_ECR        0xaa    /* Edge condition register */
  74 #define EBC0_CFG        0x23    /* External Peripheral Control Register */
  75 #define CPC0_EIRR       0xb6    /* External Interrupt Register */
  76
  77
  78 int board_early_init_f (void)
  79 {
  80         /*-------------------------------------------------------------------+
  81         | Interrupt controller setup for the HCU4 board.
  82         | Note: IRQ 0-15  405GP internally generated; high; level sensitive
  83         |       IRQ 16    405GP internally generated; low; level sensitive
  84         |       IRQ 17-24 RESERVED/UNUSED
  85         |       IRQ 31 (EXT IRQ 6) (unused)
  86         +-------------------------------------------------------------------*/
  87         mtdcr (uicsr, 0xFFFFFFFF); /* clear all ints */
  88         mtdcr (uicer, 0x00000000); /* disable all ints */
  89         mtdcr (uiccr, 0x00000000); /* set all to be non-critical */
  90         mtdcr (uicpr, 0xFFFFFF87); /* set int polarities */
  91         mtdcr (uictr, 0x10000000); /* set int trigger levels */
  92         mtdcr (uicsr, 0xFFFFFFFF); /* clear all ints */
  93
  94         mtdcr(CPC0_CR1,  CPC0_CR1_VALUE);
  95         mtdcr(CPC0_ECR,  0x60606000);
  96         mtdcr(CPC0_EIRR, 0x7c000000);
  97
  98         return 0;
  99 }
 100
 101 #ifdef CONFIG_BOARD_PRE_INIT
 102 int board_pre_init (void)
 103 {
 104         return board_early_init_f ();
 105 }
 106 #endif
 107
 108 int checkboard (void)
 109 {
 110         unsigned int j;
 111         u16 *boardVersReg = (u16 *) HCU_MACH_VERSIONS_REGISTER;
 112         u16 generation = *boardVersReg & 0xf0;
 113         u16 index      = *boardVersReg & 0x0f;
 114
 115         /* Force /RTS to active. The board it not wired quite
 116            correctly to use cts/rtc flow control, so just force the
 117            /RST active and forget about it. */
 118         writeb (readb (0xef600404) | 0x03, 0xef600404);
 119         printf ("\nNetstal Maschinen AG ");
 120         if (generation == HW_GENERATION_HCU3)
 121                 printf ("HCU3: index %d\n\n", index);
 122         else if (generation == HW_GENERATION_HCU4)
 123                 printf ("HCU4: index %d\n\n", index);
 124         /* GPIO here noch nicht richtig initialisert !!! */
 125         sysLedSet(0);
 126         for (j = 0; j < 7; j++) {
 127                 sysLedSet(1 << j);
 128                 udelay(50 * 1000);
 129         }
 130
 131         return 0;
 132 }
 133
 134 u32 sysLedGet(void)
 135 {
 136         return (~((*(u32 *)GPIO0_OR)) >> 23) & 0xff;
 137 }
 138
 139 void sysLedSet(u32 value /* value to place in LEDs */)
 140 {
 141         u32   tmp = ~value;
 142         u32   *ledReg;
 143
 144         tmp = (tmp << 23) | 0x7FFFFF;
 145         ledReg = (u32 *)GPIO0_OR;
 146         *ledReg = tmp;
 147 }
 148
 149 /*
 150  * sdram_init - Dummy implementation for start.S, spd_sdram  or initdram
 151  *              used for HCUx
 152  */
 153 void sdram_init(void)
 154 {
 155         return;
 156 }
 157
 158 #if defined(DEBUG)
 159 void show_sdram_registers(void)
 160 {
 161         u32 value;
 162
 163         printf ("SDRAM Controller Registers --\n");
 164         mfsdram(mem_mcopt1, value);
 165         printf ("    SDRAM0_CFG   : 0x%08x\n", value);
 166         mfsdram(mem_status, value);
 167         printf ("    SDRAM0_STATUS: 0x%08x\n", value);
 168         mfsdram(mem_mb0cf, value);
 169         printf ("    SDRAM0_B0CR  : 0x%08x\n", value);
 170         mfsdram(mem_mb1cf, value);
 171         printf ("    SDRAM0_B1CR  : 0x%08x\n", value);
 172         mfsdram(mem_sdtr1, value);
 173         printf ("    SDRAM0_TR    : 0x%08x\n", value);
 174         mfsdram(mem_rtr, value);
 175         printf ("    SDRAM0_RTR   : 0x%08x\n", value);
 176 }
 177 #endif
 178
 179 /*
 180  * this is even after checkboard. It returns the size of the SDRAM
 181  * that we have installed. This function is called by board_init_f
 182  * in lib_ppc/board.c to initialize the memory and return what I
 183  * found. These are default value, which will be overridden later.
 184  */
 185
 186 long int fixed_hcu4_sdram (int board_type)
 187 {
 188 #ifdef DEBUG
 189         printf (__FUNCTION__);
 190 #endif
 191         /* disable memory controller */
 192         mtdcr (memcfga, mem_mcopt1);
 193         mtdcr (memcfgd, 0x00000000);
 194
 195         udelay (500);
 196
 197         /* Clear SDRAM0_BESR0 (Bus Error Syndrome Register) */
 198         mtdcr (memcfga, mem_besra);
 199         mtdcr (memcfgd, 0xffffffff);
 200
 201         /* Clear SDRAM0_BESR1 (Bus Error Syndrome Register) */
 202         mtdcr (memcfga, mem_besrb);
 203         mtdcr (memcfgd, 0xffffffff);
 204
 205         /* Clear SDRAM0_ECCCFG (disable ECC) */
 206         mtdcr (memcfga, mem_ecccf);
 207         mtdcr (memcfgd, 0x00000000);
 208
 209         /* Clear SDRAM0_ECCESR (ECC Error Syndrome Register) */
 210         mtdcr (memcfga, mem_eccerr);
 211         mtdcr (memcfgd, 0xffffffff);
 212
 213         /* Timing register: CASL=2, PTA=2, CTP=2, LDF=1, RFTA=5, RCD=2
 214          * TODO ngngng
 215          */
 216         mtdcr (memcfga, mem_sdtr1);
 217         mtdcr (memcfgd, 0x008a4015);
 218
 219         /* Memory Bank 0 Config == BA=0x00000000, SZ=64M, AM=3, BE=1
 220          * TODO ngngng
 221          */
 222         mtdcr (memcfga, mem_mb0cf);
 223         mtdcr (memcfgd, 0x00062001);
 224
 225         /* refresh timer = 0x400  */
 226         mtdcr (memcfga, mem_rtr);
 227         mtdcr (memcfgd, 0x04000000);
 228
 229         /* Power management idle timer set to the default. */
 230         mtdcr (memcfga, mem_pmit);
 231         mtdcr (memcfgd, 0x07c00000);
 232
 233         udelay (500);
 234
 235         /* Enable banks (DCE=1, BPRF=1, ECCDD=1, EMDUL=1) TODO */
 236         mtdcr (memcfga, mem_mcopt1);
 237         mtdcr (memcfgd, 0x90800000);
 238
 239 #ifdef DEBUG
 240         printf ("%s: done\n", __FUNCTION__);
 241 #endif
 242         return SDRAM_LEN;
 243 }
 244
 245 /*---------------------------------------------------------------------------+
 246  * getSerialNr
 247  *---------------------------------------------------------------------------*/
 248 static u32 getSerialNr(void)
 249 {
 250         u32 *serial = (u32 *)CFG_FLASH_BASE;
 251
 252         if (*serial == 0xffffffff)
 253                 return get_ticks();
 254
 255         return *serial;
 256 }
 257
 258
 259 /*---------------------------------------------------------------------------+
 260  * misc_init_r.
 261  *---------------------------------------------------------------------------*/
 262
 263 int misc_init_r(void)
 264 {
 265         char *s = getenv("ethaddr");
 266         char *e;
 267         int i;
 268         u32 serial = getSerialNr();
 269
 270         for (i = 0; i < 6; ++i) {
 271                 gd->bd->bi_enetaddr[i] = s ? simple_strtoul (s, &e, 16) : 0;
 272                 if (s)
 273                         s = (*e) ? e + 1 : e;
 274         }
 275
 276         if (gd->bd->bi_enetaddr[3] == 0 &&
 277             gd->bd->bi_enetaddr[4] == 0 &&
 278             gd->bd->bi_enetaddr[5] == 0) {
 279                 char ethaddr[22];
 280                 /* [0..3] Must be in sync with CONFIG_ETHADDR */
 281                 gd->bd->bi_enetaddr[0] = 0x00;
 282                 gd->bd->bi_enetaddr[1] = 0x60;
 283                 gd->bd->bi_enetaddr[2] = 0x13;
 284                 gd->bd->bi_enetaddr[3] = (serial          >> 16) & 0xff;
 285                 gd->bd->bi_enetaddr[4] = (serial          >>  8) & 0xff;
 286                 gd->bd->bi_enetaddr[5] = (serial          >>  0) & 0xff;
 287                 sprintf (ethaddr, "%02X:%02X:%02X:%02X:%02X:%02X\0",
 288                          gd->bd->bi_enetaddr[0], gd->bd->bi_enetaddr[1],
 289                          gd->bd->bi_enetaddr[2], gd->bd->bi_enetaddr[3],
 290                          gd->bd->bi_enetaddr[4], gd->bd->bi_enetaddr[5]) ;
 291                 printf("%s: Setting eth %s serial 0x%x\n",  __FUNCTION__,
 292                        ethaddr, serial);
 293                 setenv ("ethaddr", ethaddr);
 294         }
 295         return 0;
 296 }
 297
 298 #ifdef  DO_UGLY_SDRAM_WORKAROUND
 299 #include "i2c.h"
 300
 301 void set_spd_default_value(unsigned int spd_addr,uchar def_val)
 302 {
 303         uchar value;
 304         int res = i2c_read(SPD_EEPROM_ADDRESS, spd_addr, 1, &value, 1) ;
 305
 306         if (res == 0 && value == 0xff) {
 307                 res = i2c_write(SPD_EEPROM_ADDRESS,
 308                                 spd_addr, 1, &def_val, 1) ;
 309 #ifdef DEBUG
 310                 printf("%s: Setting spd offset %3d to %3d res %d\n",
 311                        __FUNCTION__, spd_addr,  def_val, res);
 312 #endif
 313         }
 314 }
 315 #endif
 316
 317 long int initdram(int board_type)
 318 {
 319         long dram_size = 0;
 320
 321 #if !defined(CONFIG_SPD_EEPROM)
 322         dram_size = fixed_hcu4_sdram();
 323 #else
 324 #ifdef  DO_UGLY_SDRAM_WORKAROUND
 325         /* Workaround if you have no working I2C-EEPROM-SPD-configuration */
 326         i2c_init(CFG_I2C_SPEED, CFG_I2C_SLAVE);
 327         set_spd_default_value(2,  4); /* SDRAM Type */
 328         set_spd_default_value(7,  0); /* module width, high byte */
 329         set_spd_default_value(12, 1); /* Refresh or 0x81 */
 330
 331         /* Only correct for HCU3 with 32 MB RAM*/
 332         /* Number of bytes used by module manufacturer */
 333         set_spd_default_value( 0, 128);
 334         set_spd_default_value( 1, 11 ); /* Total SPD memory size */
 335         set_spd_default_value( 2, 4  ); /* Memory type */
 336         set_spd_default_value( 3, 12 ); /* Number of row address bits */
 337         set_spd_default_value( 4, 9  ); /* Number of column address bits */
 338         set_spd_default_value( 5, 1  ); /* Number of module rows */
 339         set_spd_default_value( 6, 32 ); /* Module data width, LSB */
 340         set_spd_default_value( 7, 0  ); /* Module data width, MSB */
 341         set_spd_default_value( 8, 1  ); /* Module interface signal levels */
 342         /* SDRAM cycle time for highest CL (Tclk) */
 343         set_spd_default_value( 9, 112);
 344         /* SDRAM access time from clock for highest CL (Tac) */
 345         set_spd_default_value(10, 84 );
 346         set_spd_default_value(11, 2  ); /* Module configuration type */
 347         set_spd_default_value(12, 128); /* Refresh rate/type */
 348         set_spd_default_value(13, 16 ); /* Primary SDRAM width */
 349         set_spd_default_value(14, 8  ); /* Error Checking SDRAM width */
 350         /* SDRAM device attributes, min clock delay for back to back */
 351         /*random column addresses (Tccd) */
 352         set_spd_default_value(15, 1  );
 353         /* SDRAM device attributes, burst lengths supported */
 354         set_spd_default_value(16, 143);
 355         /* SDRAM device attributes, number of banks on SDRAM device */
 356         set_spd_default_value(17, 4  );
 357         /* SDRAM device attributes, CAS latency */
 358         set_spd_default_value(18, 6  );
 359         /* SDRAM device attributes, CS latency */
 360         set_spd_default_value(19, 1  );
 361         /* SDRAM device attributes, WE latency */
 362         set_spd_default_value(20, 1  );
 363         set_spd_default_value(21, 0  ); /* SDRAM module attributes */
 364         /* SDRAM device attributes, general */
 365         set_spd_default_value(22, 14 );
 366         /* SDRAM cycle time for 2nd highest CL (Tclk) */
 367         set_spd_default_value(23, 117);
 368         /* SDRAM access time from clock for2nd highest CL (Tac) */
 369         set_spd_default_value(24, 84 );
 370         /* SDRAM cycle time for 3rd highest CL (Tclk) */
 371         set_spd_default_value(25, 0  );
 372         /* SDRAM access time from clock for3rd highest CL (Tac) */
 373         set_spd_default_value(26, 0  );
 374         set_spd_default_value(27, 15 ); /* Minimum row precharge time (Trp) */
 375         /* Minimum row active to row active delay (Trrd) */
 376         set_spd_default_value(28, 14 );
 377         set_spd_default_value(29, 15 ); /* Minimum CAS to RAS delay (Trcd) */
 378         set_spd_default_value(30, 37 ); /* Minimum RAS pulse width (Tras) */
 379         set_spd_default_value(31, 8  ); /* Module bank density */
 380         /* Command and Address signal input setup time */
 381         set_spd_default_value(32, 21 );
 382         /* Command and Address signal input hold time */
 383         set_spd_default_value(33, 8  );
 384         set_spd_default_value(34, 21 ); /* Data signal input setup time */
 385         set_spd_default_value(35, 8  ); /* Data signal input hold time */
 386 #endif  /* DO_UGLY_SDRAM_WORKAROUND */
 387         dram_size = spd_sdram(0);
 388 #endif
 389
 390 #ifdef DEBUG
 391         show_sdram_registers();
 392 #endif
 393
 394 #if defined(CFG_DRAM_TEST)
 395         bcu4_testdram(dram_size);
 396         printf("%s %d MB of SDRAM\n", __FUNCTION__, dram_size/(1024*1024));
 397 #endif
 398
 399         return dram_size;
 400 }