board/renesas/lager/lager.c

   1 /*
   2  * board/renesas/lager/lager.c
   3  *     This file is lager board support.
   4  *
   5  * Copyright (C) 2013 Renesas Electronics Corporation
   6  * Copyright (C) 2013 Nobuhiro Iwamatsu <nobuhiro.iwamatsu.yj@renesas.com>
   7  *
   8  * SPDX-License-Identifier: GPL-2.0
   9  */
  10
  11 #include <common.h>
  12 #include <malloc.h>
  13 #include <netdev.h>
  14 #include <dm.h>
  15 #include <dm/platform_data/serial_sh.h>
  16 #include <asm/processor.h>
  17 #include <asm/mach-types.h>
  18 #include <asm/io.h>
  19 #include <asm/errno.h>
  20 #include <asm/arch/sys_proto.h>
  21 #include <asm/gpio.h>
  22 #include <asm/arch/rmobile.h>
  23 #include <asm/arch/rcar-mstp.h>
  24 #include <asm/arch/mmc.h>
  25 #include <miiphy.h>
  26 #include <i2c.h>
  27 #include <mmc.h>
  28 #include "qos.h"
  29
  30 DECLARE_GLOBAL_DATA_PTR;
  31
  32 #define CLK2MHZ(clk)    (clk / 1000 / 1000)
  33 void s_init(void)
  34 {
  35         struct rcar_rwdt *rwdt = (struct rcar_rwdt *)RWDT_BASE;
  36         struct rcar_swdt *swdt = (struct rcar_swdt *)SWDT_BASE;
  37
  38         /* Watchdog init */
  39         writel(0xA5A5A500, &rwdt->rwtcsra);
  40         writel(0xA5A5A500, &swdt->swtcsra);
  41
  42         /* CPU frequency setting. Set to 1.4GHz */
  43         if (rmobile_get_cpu_rev_integer() >= R8A7790_CUT_ES2X) {
  44                 u32 stat = 0;
  45                 u32 stc = ((1400 / CLK2MHZ(CONFIG_SYS_CLK_FREQ)) - 1)
  46                         << PLL0_STC_BIT;
  47                 clrsetbits_le32(PLL0CR, PLL0_STC_MASK, stc);
  48
  49                 do {
  50                         stat = readl(PLLECR) & PLL0ST;
  51                 } while (stat == 0x0);
  52         }
  53
  54         /* QoS(Quality-of-Service) Init */
  55         qos_init();
  56 }
  57
  58 #define TMU0_MSTP125    (1 << 25)
  59 #define SCIF0_MSTP721   (1 << 21)
  60 #define ETHER_MSTP813   (1 << 13)
  61 #define MMC1_MSTP305    (1 << 5)
  62
  63 int board_early_init_f(void)
  64 {
  65         /* TMU0 */
  66         mstp_clrbits_le32(MSTPSR1, SMSTPCR1, TMU0_MSTP125);
  67         /* SCIF0 */
  68         mstp_clrbits_le32(MSTPSR7, SMSTPCR7, SCIF0_MSTP721);
  69         /* ETHER */
  70         mstp_clrbits_le32(MSTPSR8, SMSTPCR8, ETHER_MSTP813);
  71         /* eMMC */
  72         mstp_clrbits_le32(MSTPSR3, SMSTPCR3, MMC1_MSTP305);
  73
  74         return 0;
  75 }
  76
  77 DECLARE_GLOBAL_DATA_PTR;
  78 int board_init(void)
  79 {
  80         /* adress of boot parameters */
  81         gd->bd->bi_boot_params = CONFIG_SYS_SDRAM_BASE + 0x100;
  82
  83         /* Init PFC controller */
  84         r8a7790_pinmux_init();
  85
  86         /* ETHER Enable */
  87         gpio_request(GPIO_FN_ETH_CRS_DV, NULL);
  88         gpio_request(GPIO_FN_ETH_RX_ER, NULL);
  89         gpio_request(GPIO_FN_ETH_RXD0, NULL);
  90         gpio_request(GPIO_FN_ETH_RXD1, NULL);
  91         gpio_request(GPIO_FN_ETH_LINK, NULL);
  92         gpio_request(GPIO_FN_ETH_REF_CLK, NULL);
  93         gpio_request(GPIO_FN_ETH_MDIO, NULL);
  94         gpio_request(GPIO_FN_ETH_TXD1, NULL);
  95         gpio_request(GPIO_FN_ETH_TX_EN, NULL);
  96         gpio_request(GPIO_FN_ETH_MAGIC, NULL);
  97         gpio_request(GPIO_FN_ETH_TXD0, NULL);
  98         gpio_request(GPIO_FN_ETH_MDC, NULL);
  99         gpio_request(GPIO_FN_IRQ0, NULL);
 100
 101         gpio_request(GPIO_GP_5_31, NULL);       /* PHY_RST */
 102         gpio_direction_output(GPIO_GP_5_31, 0);
 103         mdelay(20);
 104         gpio_set_value(GPIO_GP_5_31, 1);
 105         udelay(1);
 106
 107         return 0;
 108 }
 109
 110 #define CXR24 0xEE7003C0 /* MAC address high register */
 111 #define CXR25 0xEE7003C8 /* MAC address low register */
 112 int board_eth_init(bd_t *bis)
 113 {
 114         int ret = -ENODEV;
 115
 116 #ifdef CONFIG_SH_ETHER
 117         u32 val;
 118         unsigned char enetaddr[6];
 119
 120         ret = sh_eth_initialize(bis);
 121         if (!eth_getenv_enetaddr("ethaddr", enetaddr))
 122                 return ret;
 123
 124         /* Set Mac address */
 125         val = enetaddr[0] << 24 | enetaddr[1] << 16 |
 126             enetaddr[2] << 8 | enetaddr[3];
 127         writel(val, CXR24);
 128
 129         val = enetaddr[4] << 8 | enetaddr[5];
 130         writel(val, CXR25);
 131
 132 #endif
 133
 134         return ret;
 135 }
 136
 137 /* lager has KSZ8041NL/RNL */
 138 #define PHY_CONTROL1    0x1E
 139 #define PHY_LED_MODE    0xC0000
 140 #define PHY_LED_MODE_ACK        0x4000
 141 int board_phy_config(struct phy_device *phydev)
 142 {
 143         int ret = phy_read(phydev, MDIO_DEVAD_NONE, PHY_CONTROL1);
 144         ret &= ~PHY_LED_MODE;
 145         ret |= PHY_LED_MODE_ACK;
 146         ret = phy_write(phydev, MDIO_DEVAD_NONE, PHY_CONTROL1, (u16)ret);
 147
 148         return 0;
 149 }
 150
 151 int board_mmc_init(bd_t *bis)
 152 {
 153         int ret = 0;
 154
 155 #ifdef CONFIG_SH_MMCIF
 156         gpio_request(GPIO_FN_MMC1_D0, NULL);
 157         gpio_request(GPIO_FN_MMC1_D1, NULL);
 158         gpio_request(GPIO_FN_MMC1_D2, NULL);
 159         gpio_request(GPIO_FN_MMC1_D3, NULL);
 160         gpio_request(GPIO_FN_MMC1_D4, NULL);
 161         gpio_request(GPIO_FN_MMC1_D5, NULL);
 162         gpio_request(GPIO_FN_MMC1_D6, NULL);
 163         gpio_request(GPIO_FN_MMC1_D7, NULL);
 164         gpio_request(GPIO_FN_MMC1_CLK, NULL);
 165         gpio_request(GPIO_FN_MMC1_CMD, NULL);
 166
 167         ret = mmcif_mmc_init();
 168 #endif
 169         return ret;
 170 }
 171
 172
 173 int dram_init(void)
 174 {
 175         gd->ram_size = CONFIG_SYS_SDRAM_SIZE;
 176
 177         return 0;
 178 }
 179
 180 const struct rmobile_sysinfo sysinfo = {
 181         CONFIG_RMOBILE_BOARD_STRING
 182 };
 183
 184 void reset_cpu(ulong addr)
 185 {
 186         u8 val;
 187
 188         i2c_set_bus_num(3); /* PowerIC connected to ch3 */
 189         i2c_init(400000, 0);
 190         i2c_read(CONFIG_SYS_I2C_POWERIC_ADDR, 0x13, 1, &val, 1);
 191         val |= 0x02;
 192         i2c_write(CONFIG_SYS_I2C_POWERIC_ADDR, 0x13, 1, &val, 1);
 193 }
 194
 195 static const struct sh_serial_platdata serial_platdata = {
 196         .base = SCIF0_BASE,
 197         .type = PORT_SCIF,
 198         .clk = 14745600,
 199         .clk_mode = EXT_CLK,
 200 };
 201
 202 U_BOOT_DEVICE(lager_serials) = {
 203         .name = "serial_sh",
 204         .platdata = &serial_platdata,
 205 };