include/configs/MPC8536DS.h

   1 /*
   2  * Copyright 2008-2009 Freescale Semiconductor, Inc.
   3  *
   4  * See file CREDITS for list of people who contributed to this
   5  * project.
   6  *
   7  * This program is free software; you can redistribute it and/or
   8  * modify it under the terms of the GNU General Public License as
   9  * published by the Free Software Foundation; either version 2 of
  10  * the License, or (at your option) any later version.
  11  *
  12  * This program is distributed in the hope that it will be useful,
  13  * but WITHOUT ANY WARRANTY; without even the implied warranty of
  14  * MERCHANTABILITY or FITNESS FOR A PARTICULAR PURPOSE. See the
  15  * GNU General Public License for more details.
  16  *
  17  * You should have received a copy of the GNU General Public License
  18  * along with this program; if not, write to the Free Software
  19  * Foundation, Inc., 59 Temple Place, Suite 330, Boston,
  20  * MA 02111-1307 USA
  21  */
  22
  23 /*
  24  * mpc8536ds board configuration file
  25  *
  26  */
  27 #ifndef __CONFIG_H
  28 #define __CONFIG_H
  29
  30 #ifdef CONFIG_MK_36BIT
  31 #define CONFIG_PHYS_64BIT       1
  32 #endif
  33
  34 /* High Level Configuration Options */
  35 #define CONFIG_BOOKE            1       /* BOOKE */
  36 #define CONFIG_E500             1       /* BOOKE e500 family */
  37 #define CONFIG_MPC85xx          1       /* MPC8540/60/55/41/48 */
  38 #define CONFIG_MPC8536          1
  39 #define CONFIG_MPC8536DS        1
  40
  41 #define CONFIG_FSL_ELBC         1       /* Has Enhanced localbus controller */
  42 #define CONFIG_PCI              1       /* Enable PCI/PCIE */
  43 #define CONFIG_PCI1             1       /* Enable PCI controller 1 */
  44 #define CONFIG_PCIE1            1       /* PCIE controler 1 (slot 1) */
  45 #define CONFIG_PCIE2            1       /* PCIE controler 2 (slot 2) */
  46 #define CONFIG_PCIE3            1       /* PCIE controler 3 (ULI bridge) */
  47 #define CONFIG_FSL_PCI_INIT     1       /* Use common FSL init code */
  48 #define CONFIG_FSL_PCIE_RESET   1       /* need PCIe reset errata */
  49 #define CONFIG_SYS_PCI_64BIT    1       /* enable 64-bit PCI resources */
  50
  51 #define CONFIG_FSL_LAW          1       /* Use common FSL init code */
  52 #define CONFIG_E1000            1       /* Defind e1000 pci Ethernet card*/
  53
  54 #define CONFIG_TSEC_ENET                /* tsec ethernet support */
  55 #define CONFIG_ENV_OVERWRITE
  56
  57 /*
  58  * When initializing flash, if we cannot find the manufacturer ID,
  59  * assume this is the AMD flash associated with the CDS board.
  60  * This allows booting from a promjet.
  61  */
  62 #define CONFIG_ASSUME_AMD_FLASH
  63
  64 #ifndef __ASSEMBLY__
  65 extern unsigned long get_board_sys_clk(unsigned long dummy);
  66 extern unsigned long get_board_ddr_clk(unsigned long dummy);
  67 #endif
  68 #define CONFIG_SYS_CLK_FREQ     get_board_sys_clk(0) /* sysclk for MPC85xx */
  69 #define CONFIG_DDR_CLK_FREQ     get_board_ddr_clk(0)
  70 #define CONFIG_ICS307_REFCLK_HZ 33333000  /* ICS307 clock chip ref freq */
  71 #define CONFIG_GET_CLK_FROM_ICS307        /* decode sysclk and ddrclk freq
  72                                              from ICS307 instead of switches */
  73
  74 /*
  75  * These can be toggled for performance analysis, otherwise use default.
  76  */
  77 #define CONFIG_L2_CACHE                 /* toggle L2 cache */
  78 #define CONFIG_BTB                      /* toggle branch predition */
  79
  80 #define CONFIG_BOARD_EARLY_INIT_F       1       /* Call board_pre_init */
  81
  82 #define CONFIG_ENABLE_36BIT_PHYS        1
  83
  84 #ifdef CONFIG_PHYS_64BIT
  85 #define CONFIG_ADDR_MAP                 1
  86 #define CONFIG_SYS_NUM_ADDR_MAP         16      /* number of TLB1 entries */
  87 #endif
  88
  89 #define CONFIG_SYS_MEMTEST_START        0x00010000      /* skip exception vectors */
  90 #define CONFIG_SYS_MEMTEST_END          0x1f000000      /* skip u-boot at top of RAM  */
  91 #define CONFIG_PANIC_HANG       /* do not reset board on panic */
  92
  93 /*
  94  * Base addresses -- Note these are effective addresses where the
  95  * actual resources get mapped (not physical addresses)
  96  */
  97 #define CONFIG_SYS_CCSRBAR_DEFAULT      0xff700000      /* CCSRBAR Default */
  98 #define CONFIG_SYS_CCSRBAR              0xffe00000      /* relocated CCSRBAR */
  99 #ifdef CONFIG_PHYS_64BIT
 100 #define CONFIG_SYS_CCSRBAR_PHYS         0xfffe00000ull  /* physical addr of CCSRBAR */
 101 #else
 102 #define CONFIG_SYS_CCSRBAR_PHYS CONFIG_SYS_CCSRBAR      /* physical addr of CCSRBAR */
 103 #endif
 104 #define CONFIG_SYS_IMMR         CONFIG_SYS_CCSRBAR      /* PQII uses CONFIG_SYS_IMMR */
 105
 106 #define CONFIG_SYS_PCI1_ADDR            (CONFIG_SYS_CCSRBAR+0x8000)
 107 #define CONFIG_SYS_PCIE1_ADDR           (CONFIG_SYS_CCSRBAR+0xa000)
 108 #define CONFIG_SYS_PCIE2_ADDR           (CONFIG_SYS_CCSRBAR+0x9000)
 109 #define CONFIG_SYS_PCIE3_ADDR           (CONFIG_SYS_CCSRBAR+0xb000)
 110
 111 /* DDR Setup */
 112 #define CONFIG_VERY_BIG_RAM
 113 #define CONFIG_FSL_DDR2
 114 #undef CONFIG_FSL_DDR_INTERACTIVE
 115 #define CONFIG_SPD_EEPROM               /* Use SPD EEPROM for DDR setup */
 116 #define CONFIG_DDR_SPD
 117 #undef CONFIG_DDR_DLL
 118
 119 #define CONFIG_ECC_INIT_VIA_DDRCONTROLLER       /* DDR controller or DMA? */
 120 #define CONFIG_MEM_INIT_VALUE   0xDeadBeef
 121
 122 #define CONFIG_SYS_DDR_SDRAM_BASE       0x00000000
 123 #define CONFIG_SYS_SDRAM_BASE           CONFIG_SYS_DDR_SDRAM_BASE
 124
 125 #define CONFIG_NUM_DDR_CONTROLLERS      1
 126 #define CONFIG_DIMM_SLOTS_PER_CTLR      1
 127 #define CONFIG_CHIP_SELECTS_PER_CTRL    2
 128
 129 /* I2C addresses of SPD EEPROMs */
 130 #define SPD_EEPROM_ADDRESS      0x51    /* CTLR 0 DIMM 0 */
 131 #define CONFIG_SYS_SPD_BUS_NUM          1
 132
 133 /* These are used when DDR doesn't use SPD. */
 134 #define CONFIG_SYS_SDRAM_SIZE           256             /* DDR is 256MB */
 135 #define CONFIG_SYS_DDR_CS0_BNDS 0x0000001F
 136 #define CONFIG_SYS_DDR_CS0_CONFIG       0x80010102      /* Enable, no interleaving */
 137 #define CONFIG_SYS_DDR_TIMING_3 0x00000000
 138 #define CONFIG_SYS_DDR_TIMING_0 0x00260802
 139 #define CONFIG_SYS_DDR_TIMING_1 0x3935d322
 140 #define CONFIG_SYS_DDR_TIMING_2 0x14904cc8
 141 #define CONFIG_SYS_DDR_MODE_1           0x00480432
 142 #define CONFIG_SYS_DDR_MODE_2           0x00000000
 143 #define CONFIG_SYS_DDR_INTERVAL 0x06180100
 144 #define CONFIG_SYS_DDR_DATA_INIT        0xdeadbeef
 145 #define CONFIG_SYS_DDR_CLK_CTRL 0x03800000
 146 #define CONFIG_SYS_DDR_OCD_CTRL 0x00000000
 147 #define CONFIG_SYS_DDR_OCD_STATUS       0x00000000
 148 #define CONFIG_SYS_DDR_CONTROL          0xC3008000      /* Type = DDR2 */
 149 #define CONFIG_SYS_DDR_CONTROL2 0x04400010
 150
 151 #define CONFIG_SYS_DDR_ERR_INT_EN       0x0000000d
 152 #define CONFIG_SYS_DDR_ERR_DIS          0x00000000
 153 #define CONFIG_SYS_DDR_SBE              0x00010000
 154
 155 /* Make sure required options are set */
 156 #ifndef CONFIG_SPD_EEPROM
 157 #error ("CONFIG_SPD_EEPROM is required")
 158 #endif
 159
 160 #undef CONFIG_CLOCKS_IN_MHZ
 161
 162
 163 /*
 164  * Memory map -- xxx -this is wrong, needs updating
 165  *
 166  * 0x0000_0000  0x7fff_ffff     DDR                     2G Cacheable
 167  * 0x8000_0000  0xbfff_ffff     PCI Express Mem         1G non-cacheable
 168  * 0xc000_0000  0xdfff_ffff     PCI                     512M non-cacheable
 169  * 0xe100_0000  0xe3ff_ffff     PCI IO range            4M non-cacheable
 170  *
 171  * Localbus cacheable (TBD)
 172  * 0xXXXX_XXXX  0xXXXX_XXXX     SRAM                    YZ M Cacheable
 173  *
 174  * Localbus non-cacheable
 175  * 0xe000_0000  0xe7ff_ffff     Promjet/free            128M non-cacheable
 176  * 0xe800_0000  0xefff_ffff     FLASH                   128M non-cacheable
 177  * 0xffa0_0000  0xffaf_ffff     NAND                    1M non-cacheable
 178  * 0xffdf_0000  0xffdf_7fff     PIXIS                   32K non-cacheable TLB0
 179  * 0xffd0_0000  0xffd0_3fff     L1 for stack            16K Cacheable TLB0
 180  * 0xffe0_0000  0xffef_ffff     CCSR                    1M non-cacheable
 181  */
 182
 183 /*
 184  * Local Bus Definitions
 185  */
 186 #define CONFIG_SYS_FLASH_BASE           0xe0000000      /* start of FLASH 128M */
 187 #ifdef CONFIG_PHYS_64BIT
 188 #define CONFIG_SYS_FLASH_BASE_PHYS      0xfe0000000ull
 189 #else
 190 #define CONFIG_SYS_FLASH_BASE_PHYS      CONFIG_SYS_FLASH_BASE
 191 #endif
 192
 193 #define CONFIG_SYS_BR0_PRELIM  (BR_PHYS_ADDR((CONFIG_SYS_FLASH_BASE_PHYS + 0x8000000)) | BR_PS_16 | BR_V)
 194 #define CONFIG_SYS_OR0_PRELIM   0xf8000ff7
 195
 196 #define CONFIG_SYS_BR1_PRELIM  (BR_PHYS_ADDR(CONFIG_SYS_FLASH_BASE_PHYS) | BR_PS_16 | BR_V)
 197 #define CONFIG_SYS_OR1_PRELIM   0xf8000ff7
 198
 199 #define CONFIG_SYS_FLASH_BANKS_LIST     {CONFIG_SYS_FLASH_BASE_PHYS + 0x8000000, CONFIG_SYS_FLASH_BASE_PHYS}
 200 #define CONFIG_SYS_FLASH_QUIET_TEST
 201 #define CONFIG_FLASH_SHOW_PROGRESS 45 /* count down from 45/5: 9..1 */
 202
 203 #define CONFIG_SYS_MAX_FLASH_BANKS      2               /* number of banks */
 204 #define CONFIG_SYS_MAX_FLASH_SECT       1024            /* sectors per device */
 205 #undef  CONFIG_SYS_FLASH_CHECKSUM
 206 #define CONFIG_SYS_FLASH_ERASE_TOUT     60000           /* Flash Erase Timeout (ms) */
 207 #define CONFIG_SYS_FLASH_WRITE_TOUT     500             /* Flash Write Timeout (ms) */
 208
 209 #define CONFIG_SYS_MONITOR_BASE TEXT_BASE       /* start of monitor */
 210
 211 #define CONFIG_FLASH_CFI_DRIVER
 212 #define CONFIG_SYS_FLASH_CFI
 213 #define CONFIG_SYS_FLASH_EMPTY_INFO
 214 #define CONFIG_SYS_FLASH_AMD_CHECK_DQ7
 215
 216 #define CONFIG_BOARD_EARLY_INIT_R       /* call board_early_init_r function */
 217
 218 #define CONFIG_FSL_PIXIS        1       /* use common PIXIS code */
 219 #define PIXIS_BASE      0xffdf0000      /* PIXIS registers */
 220 #ifdef CONFIG_PHYS_64BIT
 221 #define PIXIS_BASE_PHYS 0xfffdf0000ull
 222 #else
 223 #define PIXIS_BASE_PHYS PIXIS_BASE
 224 #endif
 225
 226 #define CONFIG_SYS_BR3_PRELIM   (BR_PHYS_ADDR(PIXIS_BASE_PHYS) | BR_PS_8 | BR_V)
 227 #define CONFIG_SYS_OR3_PRELIM           0xffffeff7      /* 32KB but only 4k mapped */
 228
 229 #define PIXIS_ID                0x0     /* Board ID at offset 0 */
 230 #define PIXIS_VER               0x1     /* Board version at offset 1 */
 231 #define PIXIS_PVER              0x2     /* PIXIS FPGA version at offset 2 */
 232 #define PIXIS_CSR               0x3     /* PIXIS General control/status register */
 233 #define PIXIS_RST               0x4     /* PIXIS Reset Control register */
 234 #define PIXIS_PWR               0x5     /* PIXIS Power status register */
 235 #define PIXIS_AUX               0x6     /* Auxiliary 1 register */
 236 #define PIXIS_SPD               0x7     /* Register for SYSCLK speed */
 237 #define PIXIS_AUX2              0x8     /* Auxiliary 2 register */
 238 #define PIXIS_VCTL              0x10    /* VELA Control Register */
 239 #define PIXIS_VSTAT             0x11    /* VELA Status Register */
 240 #define PIXIS_VCFGEN0           0x12    /* VELA Config Enable 0 */
 241 #define PIXIS_VCFGEN1           0x13    /* VELA Config Enable 1 */
 242 #define PIXIS_VCORE0            0x14    /* VELA VCORE0 Register */
 243 #define PIXIS_VBOOT             0x16    /* VELA VBOOT Register */
 244 #define PIXIS_VBOOT_LBMAP       0xe0    /* VBOOT - CFG_LBMAP */
 245 #define PIXIS_VBOOT_LBMAP_NOR0  0x00    /* cfg_lbmap - boot from NOR 0 */
 246 #define PIXIS_VBOOT_LBMAP_NOR1  0x01    /* cfg_lbmap - boot from NOR 1 */
 247 #define PIXIS_VBOOT_LBMAP_NOR2  0x02    /* cfg_lbmap - boot from NOR 2 */
 248 #define PIXIS_VBOOT_LBMAP_NOR3  0x03    /* cfg_lbmap - boot from NOR 3 */
 249 #define PIXIS_VBOOT_LBMAP_PJET  0x04    /* cfg_lbmap - boot from projet */
 250 #define PIXIS_VBOOT_LBMAP_NAND  0x05    /* cfg_lbmap - boot from NAND */
 251 #define PIXIS_VSPEED0           0x17    /* VELA VSpeed 0 */
 252 #define PIXIS_VSPEED1           0x18    /* VELA VSpeed 1 */
 253 #define PIXIS_VSPEED2           0x19    /* VELA VSpeed 2 */
 254 #define PIXIS_VSYSCLK0          0x1A    /* VELA SYSCLK0 Register */
 255 #define PIXIS_VSYSCLK1          0x1B    /* VELA SYSCLK1 Register */
 256 #define PIXIS_VSYSCLK2          0x1C    /* VELA SYSCLK2 Register */
 257 #define PIXIS_VDDRCLK0          0x1D    /* VELA DDRCLK0 Register */
 258 #define PIXIS_VDDRCLK1          0x1E    /* VELA DDRCLK1 Register */
 259 #define PIXIS_VDDRCLK2          0x1F    /* VELA DDRCLK2 Register */
 260 #define PIXIS_VWATCH            0x24    /* Watchdog Register */
 261 #define PIXIS_LED               0x25    /* LED Register */
 262
 263 /* old pixis referenced names */
 264 #define PIXIS_VCLKH             0x19    /* VELA VCLKH register */
 265 #define PIXIS_VCLKL             0x1A    /* VELA VCLKL register */
 266 #define CONFIG_SYS_PIXIS_VBOOT_MASK     0xc0
 267
 268 #define CONFIG_SYS_INIT_RAM_LOCK        1
 269 #define CONFIG_SYS_INIT_RAM_ADDR        0xffd00000      /* Initial L1 address */
 270 #define CONFIG_SYS_INIT_RAM_END 0x00004000      /* End of used area in RAM */
 271
 272 #define CONFIG_SYS_GBL_DATA_SIZE        128     /* num bytes initial data */
 273 #define CONFIG_SYS_GBL_DATA_OFFSET      (CONFIG_SYS_INIT_RAM_END - CONFIG_SYS_GBL_DATA_SIZE)
 274 #define CONFIG_SYS_INIT_SP_OFFSET       CONFIG_SYS_GBL_DATA_OFFSET
 275
 276 #define CONFIG_SYS_MONITOR_LEN          (256 * 1024) /* Reserve 256 kB for Mon */
 277 #define CONFIG_SYS_MALLOC_LEN           (1024 * 1024)   /* Reserved for malloc */
 278
 279 #define CONFIG_SYS_NAND_BASE            0xffa00000
 280 #ifdef CONFIG_PHYS_64BIT
 281 #define CONFIG_SYS_NAND_BASE_PHYS       0xfffa00000ull
 282 #else
 283 #define CONFIG_SYS_NAND_BASE_PHYS       CONFIG_SYS_NAND_BASE
 284 #endif
 285 #define CONFIG_SYS_NAND_BASE_LIST     { CONFIG_SYS_NAND_BASE,\
 286                                 CONFIG_SYS_NAND_BASE + 0x40000, \
 287                                 CONFIG_SYS_NAND_BASE + 0x80000, \
 288                                 CONFIG_SYS_NAND_BASE + 0xC0000}
 289 #define CONFIG_SYS_MAX_NAND_DEVICE      4
 290 #define CONFIG_MTD_NAND_VERIFY_WRITE
 291 #define CONFIG_CMD_NAND         1
 292 #define CONFIG_NAND_FSL_ELBC    1
 293 #define CONFIG_SYS_NAND_BLOCK_SIZE      (128 * 1024)
 294
 295 /* NAND flash config */
 296 #define CONFIG_NAND_BR_PRELIM  (BR_PHYS_ADDR(CONFIG_SYS_NAND_BASE_PHYS) \
 297                                 | (2<<BR_DECC_SHIFT)    /* Use HW ECC */ \
 298                                 | BR_PS_8              /* Port Size = 8 bit */ \
 299                                 | BR_MS_FCM             /* MSEL = FCM */ \
 300                                 | BR_V)                 /* valid */
 301 #define CONFIG_NAND_OR_PRELIM   (0xFFFC0000            /* length 256K */ \
 302                                 | OR_FCM_PGS            /* Large Page*/ \
 303                                 | OR_FCM_CSCT \
 304                                 | OR_FCM_CST \
 305                                 | OR_FCM_CHT \
 306                                 | OR_FCM_SCY_1 \
 307                                 | OR_FCM_TRLX \
 308                                 | OR_FCM_EHTR)
 309
 310 #define CONFIG_SYS_BR2_PRELIM  CONFIG_NAND_BR_PRELIM  /* NAND Base Address */
 311 #define CONFIG_SYS_OR2_PRELIM  CONFIG_NAND_OR_PRELIM  /* NAND Options */
 312
 313 #define CONFIG_SYS_BR4_PRELIM  (BR_PHYS_ADDR((CONFIG_SYS_NAND_BASE_PHYS + 0x40000))\
 314                                 | (2<<BR_DECC_SHIFT)    /* Use HW ECC */ \
 315                                 | BR_PS_8              /* Port Size = 8 bit */ \
 316                                 | BR_MS_FCM             /* MSEL = FCM */ \
 317                                 | BR_V)                 /* valid */
 318 #define CONFIG_SYS_OR4_PRELIM   CONFIG_NAND_OR_PRELIM     /* NAND Options */
 319 #define CONFIG_SYS_BR5_PRELIM  (BR_PHYS_ADDR((CONFIG_SYS_NAND_BASE_PHYS + 0x80000))\
 320                                 | (2<<BR_DECC_SHIFT)    /* Use HW ECC */ \
 321                                 | BR_PS_8              /* Port Size = 8 bit */ \
 322                                 | BR_MS_FCM             /* MSEL = FCM */ \
 323                                 | BR_V)                 /* valid */
 324 #define CONFIG_SYS_OR5_PRELIM   CONFIG_NAND_OR_PRELIM     /* NAND Options */
 325
 326 #define CONFIG_SYS_BR6_PRELIM  (BR_PHYS_ADDR((CONFIG_SYS_NAND_BASE_PHYS + 0xc0000))\
 327                                 | (2<<BR_DECC_SHIFT)    /* Use HW ECC */ \
 328                                 | BR_PS_8              /* Port Size = 8 bit */ \
 329                                 | BR_MS_FCM             /* MSEL = FCM */ \
 330                                 | BR_V)                 /* valid */
 331 #define CONFIG_SYS_OR6_PRELIM   CONFIG_NAND_OR_PRELIM     /* NAND Options */
 332
 333 /* Serial Port - controlled on board with jumper J8
 334  * open - index 2
 335  * shorted - index 1
 336  */
 337 #define CONFIG_CONS_INDEX       1
 338 #undef  CONFIG_SERIAL_SOFTWARE_FIFO
 339 #define CONFIG_SYS_NS16550
 340 #define CONFIG_SYS_NS16550_SERIAL
 341 #define CONFIG_SYS_NS16550_REG_SIZE     1
 342 #define CONFIG_SYS_NS16550_CLK          get_bus_freq(0)
 343
 344 #define CONFIG_SYS_BAUDRATE_TABLE       \
 345         {300, 600, 1200, 2400, 4800, 9600, 19200, 38400,115200}
 346
 347 #define CONFIG_SYS_NS16550_COM1 (CONFIG_SYS_CCSRBAR+0x4500)
 348 #define CONFIG_SYS_NS16550_COM2 (CONFIG_SYS_CCSRBAR+0x4600)
 349
 350 /* Use the HUSH parser */
 351 #define CONFIG_SYS_HUSH_PARSER
 352 #ifdef  CONFIG_SYS_HUSH_PARSER
 353 #define CONFIG_SYS_PROMPT_HUSH_PS2 "> "
 354 #endif
 355
 356 /*
 357  * Pass open firmware flat tree
 358  */
 359 #define CONFIG_OF_LIBFDT                1
 360 #define CONFIG_OF_BOARD_SETUP           1
 361 #define CONFIG_OF_STDOUT_VIA_ALIAS      1
 362
 363 #define CONFIG_SYS_64BIT_STRTOUL                1
 364 #define CONFIG_SYS_64BIT_VSPRINTF               1
 365
 366
 367 /*
 368  * I2C
 369  */
 370 #define CONFIG_FSL_I2C          /* Use FSL common I2C driver */
 371 #define CONFIG_HARD_I2C         /* I2C with hardware support */
 372 #undef  CONFIG_SOFT_I2C         /* I2C bit-banged */
 373 #define CONFIG_I2C_MULTI_BUS
 374 #define CONFIG_SYS_I2C_SPEED            400000  /* I2C speed and slave address */
 375 #define CONFIG_SYS_I2C_SLAVE            0x7F
 376 #define CONFIG_SYS_I2C_NOPROBES {{0, 0x29}}     /* Don't probe these addrs */
 377 #define CONFIG_SYS_I2C_OFFSET           0x3000
 378 #define CONFIG_SYS_I2C2_OFFSET          0x3100
 379
 380 /*
 381  * I2C2 EEPROM
 382  */
 383 #define CONFIG_ID_EEPROM
 384 #ifdef CONFIG_ID_EEPROM
 385 #define CONFIG_SYS_I2C_EEPROM_NXID
 386 #endif
 387 #define CONFIG_SYS_I2C_EEPROM_ADDR      0x57
 388 #define CONFIG_SYS_I2C_EEPROM_ADDR_LEN  1
 389 #define CONFIG_SYS_EEPROM_BUS_NUM       1
 390
 391 /*
 392  * General PCI
 393  * Memory space is mapped 1-1, but I/O space must start from 0.
 394  */
 395
 396 #define CONFIG_SYS_PCI1_MEM_VIRT        0x80000000
 397 #ifdef CONFIG_PHYS_64BIT
 398 #define CONFIG_SYS_PCI1_MEM_BUS         0xf0000000
 399 #define CONFIG_SYS_PCI1_MEM_PHYS        0xc00000000ull
 400 #else
 401 #define CONFIG_SYS_PCI1_MEM_BUS         0x80000000
 402 #define CONFIG_SYS_PCI1_MEM_PHYS        0x80000000
 403 #endif
 404 #define CONFIG_SYS_PCI1_MEM_SIZE        0x10000000      /* 256M */
 405 #define CONFIG_SYS_PCI1_IO_VIRT         0xffc00000
 406 #define CONFIG_SYS_PCI1_IO_BUS          0x00000000
 407 #ifdef CONFIG_PHYS_64BIT
 408 #define CONFIG_SYS_PCI1_IO_PHYS         0xfffc00000ull
 409 #else
 410 #define CONFIG_SYS_PCI1_IO_PHYS         0xffc00000
 411 #endif
 412 #define CONFIG_SYS_PCI1_IO_SIZE         0x00010000      /* 64k */
 413
 414 /* controller 1, Slot 1, tgtid 1, Base address a000 */
 415 #define CONFIG_SYS_PCIE1_MEM_VIRT       0x90000000
 416 #ifdef CONFIG_PHYS_64BIT
 417 #define CONFIG_SYS_PCIE1_MEM_BUS        0xf8000000
 418 #define CONFIG_SYS_PCIE1_MEM_PHYS       0xc10000000ull
 419 #else
 420 #define CONFIG_SYS_PCIE1_MEM_BUS        0x90000000
 421 #define CONFIG_SYS_PCIE1_MEM_PHYS       0x90000000
 422 #endif
 423 #define CONFIG_SYS_PCIE1_MEM_SIZE       0x08000000      /* 128M */
 424 #define CONFIG_SYS_PCIE1_IO_VIRT        0xffc10000
 425 #define CONFIG_SYS_PCIE1_IO_BUS         0x00000000
 426 #ifdef CONFIG_PHYS_64BIT
 427 #define CONFIG_SYS_PCIE1_IO_PHYS        0xfffc10000ull
 428 #else
 429 #define CONFIG_SYS_PCIE1_IO_PHYS        0xffc10000
 430 #endif
 431 #define CONFIG_SYS_PCIE1_IO_SIZE        0x00010000      /* 64k */
 432
 433 /* controller 2, Slot 2, tgtid 2, Base address 9000 */
 434 #define CONFIG_SYS_PCIE2_MEM_VIRT       0x98000000
 435 #ifdef CONFIG_PHYS_64BIT
 436 #define CONFIG_SYS_PCIE2_MEM_BUS        0xf8000000
 437 #define CONFIG_SYS_PCIE2_MEM_PHYS       0xc18000000ull
 438 #else
 439 #define CONFIG_SYS_PCIE2_MEM_BUS        0x98000000
 440 #define CONFIG_SYS_PCIE2_MEM_PHYS       0x98000000
 441 #endif
 442 #define CONFIG_SYS_PCIE2_MEM_SIZE       0x08000000      /* 128M */
 443 #define CONFIG_SYS_PCIE2_IO_VIRT        0xffc20000
 444 #define CONFIG_SYS_PCIE2_IO_BUS         0x00000000
 445 #ifdef CONFIG_PHYS_64BIT
 446 #define CONFIG_SYS_PCIE2_IO_PHYS        0xfffc20000ull
 447 #else
 448 #define CONFIG_SYS_PCIE2_IO_PHYS        0xffc20000
 449 #endif
 450 #define CONFIG_SYS_PCIE2_IO_SIZE        0x00010000      /* 64k */
 451
 452 /* controller 3, direct to uli, tgtid 3, Base address 8000 */
 453 #define CONFIG_SYS_PCIE3_MEM_VIRT       0xa0000000
 454 #ifdef CONFIG_PHYS_64BIT
 455 #define CONFIG_SYS_PCIE3_MEM_BUS        0xe0000000
 456 #define CONFIG_SYS_PCIE3_MEM_PHYS       0xc20000000ull
 457 #else
 458 #define CONFIG_SYS_PCIE3_MEM_BUS        0xa0000000
 459 #define CONFIG_SYS_PCIE3_MEM_PHYS       0xa0000000
 460 #endif
 461 #define CONFIG_SYS_PCIE3_MEM_SIZE       0x20000000      /* 512M */
 462 #define CONFIG_SYS_PCIE3_IO_VIRT        0xffc30000
 463 #define CONFIG_SYS_PCIE3_IO_BUS         0x00000000
 464 #ifdef CONFIG_PHYS_64BIT
 465 #define CONFIG_SYS_PCIE3_IO_PHYS        0xfffc30000ull
 466 #else
 467 #define CONFIG_SYS_PCIE3_IO_PHYS        0xffc30000
 468 #endif
 469 #define CONFIG_SYS_PCIE3_IO_SIZE        0x00010000      /* 64k */
 470
 471 #if defined(CONFIG_PCI)
 472
 473 #define CONFIG_NET_MULTI
 474 #define CONFIG_PCI_PNP                  /* do pci plug-and-play */
 475
 476 /*PCIE video card used*/
 477 #define VIDEO_IO_OFFSET         CONFIG_SYS_PCIE3_IO_VIRT
 478
 479 /*PCI video card used*/
 480 /*#define VIDEO_IO_OFFSET       CONFIG_SYS_PCI1_IO_VIRT*/
 481
 482 /* video */
 483 #define CONFIG_VIDEO
 484
 485 #if defined(CONFIG_VIDEO)
 486 #define CONFIG_BIOSEMU
 487 #define CONFIG_CFB_CONSOLE
 488 #define CONFIG_VIDEO_SW_CURSOR
 489 #define CONFIG_VGA_AS_SINGLE_DEVICE
 490 #define CONFIG_ATI_RADEON_FB
 491 #define CONFIG_VIDEO_LOGO
 492 /*#define CONFIG_CONSOLE_CURSOR*/
 493 #define CONFIG_SYS_ISA_IO_BASE_ADDRESS CONFIG_SYS_PCIE3_IO_VIRT
 494 #endif
 495
 496 #undef CONFIG_EEPRO100
 497 #undef CONFIG_TULIP
 498 #undef CONFIG_RTL8139
 499
 500 #ifndef CONFIG_PCI_PNP
 501         #define PCI_ENET0_IOADDR        CONFIG_SYS_PCI1_IO_BUS
 502         #define PCI_ENET0_MEMADDR       CONFIG_SYS_PCI1_IO_BUS
 503         #define PCI_IDSEL_NUMBER        0x11    /* IDSEL = AD11 */
 504 #endif
 505
 506 #define CONFIG_PCI_SCAN_SHOW            /* show pci devices on startup */
 507
 508 #endif  /* CONFIG_PCI */
 509
 510 /* SATA */
 511 #define CONFIG_LIBATA
 512 #define CONFIG_FSL_SATA
 513
 514 #define CONFIG_SYS_SATA_MAX_DEVICE      2
 515 #define CONFIG_SATA1
 516 #define CONFIG_SYS_SATA1                CONFIG_SYS_MPC85xx_SATA1_ADDR
 517 #define CONFIG_SYS_SATA1_FLAGS          FLAGS_DMA
 518 #define CONFIG_SATA2
 519 #define CONFIG_SYS_SATA2                CONFIG_SYS_MPC85xx_SATA2_ADDR
 520 #define CONFIG_SYS_SATA2_FLAGS          FLAGS_DMA
 521
 522 #ifdef CONFIG_FSL_SATA
 523 #define CONFIG_LBA48
 524 #define CONFIG_CMD_SATA
 525 #define CONFIG_DOS_PARTITION
 526 #define CONFIG_CMD_EXT2
 527 #endif
 528
 529 /*
 530  * USB
 531  */
 532 #define CONFIG_CMD_USB
 533 #define CONFIG_USB_STORAGE
 534 #define CONFIG_USB_EHCI
 535 #define CONFIG_USB_EHCI_FSL
 536 #define CONFIG_EHCI_HCD_INIT_AFTER_RESET
 537
 538 #if defined(CONFIG_TSEC_ENET)
 539
 540 #ifndef CONFIG_NET_MULTI
 541 #define CONFIG_NET_MULTI        1
 542 #endif
 543
 544 #define CONFIG_MII              1       /* MII PHY management */
 545 #define CONFIG_MII_DEFAULT_TSEC 1       /* Allow unregistered phys */
 546 #define CONFIG_TSEC1    1
 547 #define CONFIG_TSEC1_NAME       "eTSEC1"
 548 #define CONFIG_TSEC3    1
 549 #define CONFIG_TSEC3_NAME       "eTSEC3"
 550
 551 #define CONFIG_FSL_SGMII_RISER  1
 552 #define SGMII_RISER_PHY_OFFSET  0x1c
 553
 554 #define TSEC1_PHY_ADDR          1       /* TSEC1 -> PHY1 */
 555 #define TSEC3_PHY_ADDR          0       /* TSEC3 -> PHY0 */
 556
 557 #define TSEC1_FLAGS             (TSEC_GIGABIT | TSEC_REDUCED)
 558 #define TSEC3_FLAGS             (TSEC_GIGABIT | TSEC_REDUCED)
 559
 560 #define TSEC1_PHYIDX            0
 561 #define TSEC3_PHYIDX            0
 562
 563 #define CONFIG_ETHPRIME         "eTSEC1"
 564
 565 #define CONFIG_PHY_GIGE         1       /* Include GbE speed/duplex detection */
 566
 567 #endif  /* CONFIG_TSEC_ENET */
 568
 569 /*
 570  * Environment
 571  */
 572 #define CONFIG_ENV_IS_IN_FLASH  1
 573 #if CONFIG_SYS_MONITOR_BASE > 0xfff80000
 574 #define CONFIG_ENV_ADDR         0xfff80000
 575 #else
 576 #define CONFIG_ENV_ADDR         (CONFIG_SYS_MONITOR_BASE - CONFIG_ENV_SECT_SIZE)
 577 #endif
 578 #define CONFIG_ENV_SIZE         0x2000
 579 #define CONFIG_ENV_SECT_SIZE    0x20000 /* 128K (one sector) */
 580
 581 #define CONFIG_LOADS_ECHO       1       /* echo on for serial download */
 582 #define CONFIG_SYS_LOADS_BAUD_CHANGE    1       /* allow baudrate change */
 583
 584 /*
 585  * Command line configuration.
 586  */
 587 #include <config_cmd_default.h>
 588
 589 #define CONFIG_CMD_IRQ
 590 #define CONFIG_CMD_PING
 591 #define CONFIG_CMD_I2C
 592 #define CONFIG_CMD_MII
 593 #define CONFIG_CMD_ELF
 594 #define CONFIG_CMD_IRQ
 595 #define CONFIG_CMD_SETEXPR
 596
 597 #if defined(CONFIG_PCI)
 598 #define CONFIG_CMD_PCI
 599 #define CONFIG_CMD_NET
 600 #endif
 601
 602 #undef CONFIG_WATCHDOG                  /* watchdog disabled */
 603
 604 #define CONFIG_MMC     1
 605
 606 #ifdef CONFIG_MMC
 607 #define CONFIG_FSL_ESDHC
 608 #define CONFIG_SYS_FSL_ESDHC_ADDR       CONFIG_SYS_MPC85xx_ESDHC_ADDR
 609 #define CONFIG_CMD_MMC
 610 #define CONFIG_GENERIC_MMC
 611 #define CONFIG_CMD_EXT2
 612 #define CONFIG_CMD_FAT
 613 #define CONFIG_DOS_PARTITION
 614 #endif
 615
 616 /*
 617  * Miscellaneous configurable options
 618  */
 619 #define CONFIG_SYS_LONGHELP                     /* undef to save memory */
 620 #define CONFIG_CMDLINE_EDITING          /* Command-line editing */
 621 #define CONFIG_SYS_LOAD_ADDR    0x2000000       /* default load address */
 622 #define CONFIG_SYS_PROMPT       "=> "           /* Monitor Command Prompt */
 623 #if defined(CONFIG_CMD_KGDB)
 624 #define CONFIG_SYS_CBSIZE       1024            /* Console I/O Buffer Size */
 625 #else
 626 #define CONFIG_SYS_CBSIZE       256             /* Console I/O Buffer Size */
 627 #endif
 628 #define CONFIG_SYS_PBSIZE (CONFIG_SYS_CBSIZE+sizeof(CONFIG_SYS_PROMPT)+16) /* Print Buffer Size */
 629 #define CONFIG_SYS_MAXARGS      16              /* max number of command args */
 630 #define CONFIG_SYS_BARGSIZE     CONFIG_SYS_CBSIZE       /* Boot Argument Buffer Size */
 631 #define CONFIG_SYS_HZ           1000            /* decrementer freq: 1ms ticks */
 632
 633 /*
 634  * For booting Linux, the board info and command line data
 635  * have to be in the first 16 MB of memory, since this is
 636  * the maximum mapped by the Linux kernel during initialization.
 637  */
 638 #define CONFIG_SYS_BOOTMAPSZ    (16 << 20)      /* Initial Memory map for Linux*/
 639
 640 /*
 641  * Internal Definitions
 642  *
 643  * Boot Flags
 644  */
 645 #define BOOTFLAG_COLD   0x01            /* Normal Power-On: Boot from FLASH */
 646 #define BOOTFLAG_WARM   0x02            /* Software reboot */
 647
 648 #if defined(CONFIG_CMD_KGDB)
 649 #define CONFIG_KGDB_BAUDRATE    230400  /* speed to run kgdb serial port */
 650 #define CONFIG_KGDB_SER_INDEX   2       /* which serial port to use */
 651 #endif
 652
 653 /*
 654  * Environment Configuration
 655  */
 656
 657 /* The mac addresses for all ethernet interface */
 658 #if defined(CONFIG_TSEC_ENET)
 659 #define CONFIG_HAS_ETH0
 660 #define CONFIG_ETHADDR  00:E0:0C:02:00:FD
 661 #define CONFIG_HAS_ETH1
 662 #define CONFIG_ETH1ADDR 00:E0:0C:02:01:FD
 663 #define CONFIG_HAS_ETH2
 664 #define CONFIG_ETH2ADDR 00:E0:0C:02:02:FD
 665 #define CONFIG_HAS_ETH3
 666 #define CONFIG_ETH3ADDR 00:E0:0C:02:03:FD
 667 #endif
 668
 669 #define CONFIG_IPADDR           192.168.1.254
 670
 671 #define CONFIG_HOSTNAME         unknown
 672 #define CONFIG_ROOTPATH         /opt/nfsroot
 673 #define CONFIG_BOOTFILE         uImage
 674 #define CONFIG_UBOOTPATH        u-boot.bin      /* U-Boot image on TFTP server */
 675
 676 #define CONFIG_SERVERIP         192.168.1.1
 677 #define CONFIG_GATEWAYIP        192.168.1.1
 678 #define CONFIG_NETMASK          255.255.255.0
 679
 680 /* default location for tftp and bootm */
 681 #define CONFIG_LOADADDR         1000000
 682
 683 #define CONFIG_BOOTDELAY 10     /* -1 disables auto-boot */
 684 #undef  CONFIG_BOOTARGS         /* the boot command will set bootargs */
 685
 686 #define CONFIG_BAUDRATE 115200
 687
 688 #define CONFIG_EXTRA_ENV_SETTINGS                               \
 689  "netdev=eth0\0"                                                \
 690  "uboot=" MK_STR(CONFIG_UBOOTPATH) "\0"                         \
 691  "tftpflash=tftpboot $loadaddr $uboot; "                        \
 692         "protect off " MK_STR(TEXT_BASE) " +$filesize; "        \
 693         "erase " MK_STR(TEXT_BASE) " +$filesize; "              \
 694         "cp.b $loadaddr " MK_STR(TEXT_BASE) " $filesize; "      \
 695         "protect on " MK_STR(TEXT_BASE) " +$filesize; "         \
 696         "cmp.b $loadaddr " MK_STR(TEXT_BASE) " $filesize\0"     \
 697  "consoledev=ttyS0\0"                           \
 698  "ramdiskaddr=2000000\0"                        \
 699  "ramdiskfile=8536ds/ramdisk.uboot\0"           \
 700  "fdtaddr=c00000\0"                             \
 701  "fdtfile=8536ds/mpc8536ds.dtb\0"               \
 702  "bdev=sda3\0"                                  \
 703  "usb_phy_type=ulpi\0"
 704
 705 #define CONFIG_HDBOOT                           \
 706  "setenv bootargs root=/dev/$bdev rw "          \
 707  "console=$consoledev,$baudrate $othbootargs;"  \
 708  "tftp $loadaddr $bootfile;"                    \
 709  "tftp $fdtaddr $fdtfile;"                      \
 710  "bootm $loadaddr - $fdtaddr"
 711
 712 #define CONFIG_NFSBOOTCOMMAND           \
 713  "setenv bootargs root=/dev/nfs rw "    \
 714  "nfsroot=$serverip:$rootpath "         \
 715  "ip=$ipaddr:$serverip:$gatewayip:$netmask:$hostname:$netdev:off " \
 716  "console=$consoledev,$baudrate $othbootargs;"  \
 717  "tftp $loadaddr $bootfile;"            \
 718  "tftp $fdtaddr $fdtfile;"              \
 719  "bootm $loadaddr - $fdtaddr"
 720
 721 #define CONFIG_RAMBOOTCOMMAND           \
 722  "setenv bootargs root=/dev/ram rw "    \
 723  "console=$consoledev,$baudrate $othbootargs;"  \
 724  "tftp $ramdiskaddr $ramdiskfile;"      \
 725  "tftp $loadaddr $bootfile;"            \
 726  "tftp $fdtaddr $fdtfile;"              \
 727  "bootm $loadaddr $ramdiskaddr $fdtaddr"
 728
 729 #define CONFIG_BOOTCOMMAND              CONFIG_HDBOOT
 730
 731 #endif  /* __CONFIG_H */