include/configs/NETTA2.h

   1 /*
   2  * (C) Copyright 2000-2004
   3  * Wolfgang Denk, DENX Software Engineering, wd@denx.de.
   4  *
   5  * See file CREDITS for list of people who contributed to this
   6  * project.
   7  *
   8  * This program is free software; you can redistribute it and/or
   9  * modify it under the terms of the GNU General Public License as
  10  * published by the Free Software Foundation; either version 2 of
  11  * the License, or (at your option) any later version.
  12  *
  13  * This program is distributed in the hope that it will be useful,
  14  * but WITHOUT ANY WARRANTY; without even the implied warranty of
  15  * MERCHANTABILITY or FITNESS FOR A PARTICULAR PURPOSE.  See the
  16  * GNU General Public License for more details.
  17  *
  18  * You should have received a copy of the GNU General Public License
  19  * along with this program; if not, write to the Free Software
  20  * Foundation, Inc., 59 Temple Place, Suite 330, Boston,
  21  * MA 02111-1307 USA
  22  */
  23
  24 /*
  25  * Pantelis Antoniou, Intracom S.A., panto@intracom.gr
  26  * U-Boot port on NetTA4 board
  27  */
  28
  29 #ifndef __CONFIG_H
  30 #define __CONFIG_H
  31
  32 #if !defined(CONFIG_NETTA2_VERSION) || CONFIG_NETTA2_VERSION > 2
  33 #error Unsupported CONFIG_NETTA2 version
  34 #endif
  35
  36 /*
  37  * High Level Configuration Options
  38  * (easy to change)
  39  */
  40
  41 #define CONFIG_MPC870           1       /* This is a MPC885 CPU         */
  42 #define CONFIG_NETTA2           1       /* ...on a NetTA2 board         */
  43
  44 #define CONFIG_SYS_TEXT_BASE    0x40000000
  45
  46 #define CONFIG_8xx_CONS_SMC1    1       /* Console is on SMC1           */
  47 #undef  CONFIG_8xx_CONS_SMC2
  48 #undef  CONFIG_8xx_CONS_NONE
  49
  50 #define CONFIG_BAUDRATE         115200  /* console baudrate = 115kbps   */
  51
  52 /* #define CONFIG_XIN            10000000 */
  53 #define CONFIG_XIN               50000000
  54 /* #define MPC8XX_HZ            120000000 */
  55 #define MPC8XX_HZ                66666666
  56
  57 #define CONFIG_8xx_GCLK_FREQ    MPC8XX_HZ
  58
  59 #if 0
  60 #define CONFIG_BOOTDELAY        -1      /* autoboot disabled            */
  61 #else
  62 #define CONFIG_BOOTDELAY        5       /* autoboot after 5 seconds     */
  63 #endif
  64
  65 #undef  CONFIG_CLOCKS_IN_MHZ    /* clocks NOT passsed to Linux in MHz */
  66
  67 #define CONFIG_PREBOOT  "echo;"
  68
  69 #undef  CONFIG_BOOTARGS
  70 #define CONFIG_BOOTCOMMAND                                                      \
  71         "tftpboot; "                                                            \
  72         "setenv bootargs root=/dev/nfs rw nfsroot=${serverip}:${rootpath} "     \
  73         "ip=${ipaddr}:${serverip}:${gatewayip}:${netmask}:${hostname}::off; "   \
  74         "bootm"
  75
  76 #define CONFIG_SOURCE
  77 #define CONFIG_LOADS_ECHO       0       /* echo off for serial download */
  78 #undef  CONFIG_SYS_LOADS_BAUD_CHANGE            /* don't allow baudrate change  */
  79
  80 #undef  CONFIG_WATCHDOG                 /* watchdog disabled            */
  81
  82 #undef  CONFIG_CAN_DRIVER               /* CAN Driver support disabled  */
  83
  84 #define CONFIG_STATUS_LED       1       /* Status LED enabled           */
  85 #define CONFIG_BOARD_SPECIFIC_LED       /* version has board specific leds */
  86
  87 /*
  88  * BOOTP options
  89  */
  90 #define CONFIG_BOOTP_SUBNETMASK
  91 #define CONFIG_BOOTP_GATEWAY
  92 #define CONFIG_BOOTP_HOSTNAME
  93 #define CONFIG_BOOTP_BOOTPATH
  94 #define CONFIG_BOOTP_BOOTFILESIZE
  95 #define CONFIG_BOOTP_NISDOMAIN
  96
  97
  98 #undef CONFIG_MAC_PARTITION
  99 #undef CONFIG_DOS_PARTITION
 100
 101 #define CONFIG_RTC_MPC8xx               /* use internal RTC of MPC8xx   */
 102
 103 #define CONFIG_NET_MULTI        1       /* the only way to get the FEC in */
 104 #define FEC_ENET                1       /* eth.c needs it that way... */
 105 #undef CONFIG_SYS_DISCOVER_PHY
 106 #define CONFIG_MII              1
 107 #define CONFIG_MII_INIT         1
 108 #define CONFIG_RMII             1       /* use RMII interface */
 109
 110 #define CONFIG_ETHER_ON_FEC1    1
 111 #define CONFIG_FEC1_PHY         8       /* phy address of FEC */
 112 #define CONFIG_FEC1_PHY_NORXERR 1
 113
 114 #define CONFIG_ETHER_ON_FEC2    1
 115 #define CONFIG_FEC2_PHY         4
 116 #define CONFIG_FEC2_PHY_NORXERR 1
 117
 118 #define CONFIG_ENV_OVERWRITE    1       /* allow modification of vendor params */
 119
 120
 121 /*
 122  * Command line configuration.
 123  */
 124 #include <config_cmd_default.h>
 125
 126 #define CONFIG_CMD_DHCP
 127 #define CONFIG_CMD_PING
 128 #define CONFIG_CMD_MII
 129 #define CONFIG_CMD_CDP
 130
 131
 132 #define CONFIG_BOARD_EARLY_INIT_F       1
 133 #define CONFIG_MISC_INIT_R
 134
 135 /*
 136  * Miscellaneous configurable options
 137  */
 138 #define CONFIG_SYS_LONGHELP                     /* undef to save memory         */
 139 #define CONFIG_SYS_PROMPT       "=> "           /* Monitor Command Prompt       */
 140
 141 #define CONFIG_SYS_HUSH_PARSER  1
 142 #define CONFIG_SYS_PROMPT_HUSH_PS2      "> "
 143
 144 #if defined(CONFIG_CMD_KGDB)
 145 #define CONFIG_SYS_CBSIZE       1024            /* Console I/O Buffer Size      */
 146 #else
 147 #define CONFIG_SYS_CBSIZE       256             /* Console I/O Buffer Size      */
 148 #endif
 149 #define CONFIG_SYS_PBSIZE (CONFIG_SYS_CBSIZE+sizeof(CONFIG_SYS_PROMPT)+16) /* Print Buffer Size */
 150 #define CONFIG_SYS_MAXARGS      16              /* max number of command args   */
 151 #define CONFIG_SYS_BARGSIZE     CONFIG_SYS_CBSIZE       /* Boot Argument Buffer Size    */
 152
 153 #define CONFIG_SYS_MEMTEST_START        0x0300000       /* memtest works on     */
 154 #define CONFIG_SYS_MEMTEST_END          0x0700000       /* 3 ... 7 MB in DRAM   */
 155
 156 #define CONFIG_SYS_LOAD_ADDR            0x100000        /* default load address */
 157
 158 #define CONFIG_SYS_HZ           1000            /* decrementer freq: 1 ms ticks */
 159
 160 #define CONFIG_SYS_BAUDRATE_TABLE       { 9600, 19200, 38400, 57600, 115200 }
 161
 162 /*
 163  * Low Level Configuration Settings
 164  * (address mappings, register initial values, etc.)
 165  * You should know what you are doing if you make changes here.
 166  */
 167 /*-----------------------------------------------------------------------
 168  * Internal Memory Mapped Register
 169  */
 170 #define CONFIG_SYS_IMMR         0xFF000000
 171
 172 /*-----------------------------------------------------------------------
 173  * Definitions for initial stack pointer and data area (in DPRAM)
 174  */
 175 #define CONFIG_SYS_INIT_RAM_ADDR        CONFIG_SYS_IMMR
 176 #define CONFIG_SYS_INIT_RAM_END 0x3000  /* End of used area in DPRAM    */
 177 #define CONFIG_SYS_GBL_DATA_SIZE        64  /* size in bytes reserved for initial data */
 178 #define CONFIG_SYS_GBL_DATA_OFFSET      (CONFIG_SYS_INIT_RAM_END - CONFIG_SYS_GBL_DATA_SIZE)
 179 #define CONFIG_SYS_INIT_SP_OFFSET       CONFIG_SYS_GBL_DATA_OFFSET
 180
 181 /*-----------------------------------------------------------------------
 182  * Start addresses for the final memory configuration
 183  * (Set up by the startup code)
 184  * Please note that CONFIG_SYS_SDRAM_BASE _must_ start at 0
 185  */
 186 #define CONFIG_SYS_SDRAM_BASE           0x00000000
 187 #define CONFIG_SYS_FLASH_BASE           0x40000000
 188 #if defined(DEBUG)
 189 #define CONFIG_SYS_MONITOR_LEN          (256 << 10)     /* Reserve 256 kB for Monitor   */
 190 #else
 191 #define CONFIG_SYS_MONITOR_LEN          (192 << 10)     /* Reserve 192 kB for Monitor   */
 192 #endif
 193 #define CONFIG_SYS_MONITOR_BASE CONFIG_SYS_FLASH_BASE
 194 #define CONFIG_SYS_MALLOC_LEN           (128 << 10)     /* Reserve 128 kB for malloc()  */
 195 #if CONFIG_NETTA2_VERSION == 2
 196 #define CONFIG_SYS_FLASH_BASE4          0x40080000
 197 #endif
 198
 199 #define CONFIG_SYS_RESET_ADDRESS   0x80000000
 200
 201 /*
 202  * For booting Linux, the board info and command line data
 203  * have to be in the first 8 MB of memory, since this is
 204  * the maximum mapped by the Linux kernel during initialization.
 205  */
 206 #define CONFIG_SYS_BOOTMAPSZ            (8 << 20)       /* Initial Memory map for Linux */
 207
 208 /*-----------------------------------------------------------------------
 209  * FLASH organization
 210  */
 211 #if CONFIG_NETTA2_VERSION == 1
 212 #define CONFIG_SYS_MAX_FLASH_BANKS      1       /* max number of memory banks           */
 213 #elif CONFIG_NETTA2_VERSION == 2
 214 #define CONFIG_SYS_MAX_FLASH_BANKS      2       /* max number of memory banks           */
 215 #endif
 216 #define CONFIG_SYS_MAX_FLASH_SECT       8       /* max number of sectors on one chip    */
 217
 218 #define CONFIG_SYS_FLASH_ERASE_TOUT     120000  /* Timeout for Flash Erase (in ms)      */
 219 #define CONFIG_SYS_FLASH_WRITE_TOUT     500     /* Timeout for Flash Write (in ms)      */
 220
 221 #define CONFIG_ENV_IS_IN_FLASH  1
 222 #define CONFIG_ENV_SECT_SIZE    0x10000
 223
 224 #define CONFIG_ENV_ADDR         (CONFIG_SYS_FLASH_BASE + 0x60000)
 225 #define CONFIG_ENV_OFFSET               0
 226 #define CONFIG_ENV_SIZE         0x4000
 227
 228 #define CONFIG_ENV_ADDR_REDUND  (CONFIG_SYS_FLASH_BASE + 0x70000)
 229 #define CONFIG_ENV_OFFSET_REDUND        0
 230 #define CONFIG_ENV_SIZE_REDUND  CONFIG_ENV_SIZE
 231
 232 /*-----------------------------------------------------------------------
 233  * Cache Configuration
 234  */
 235 #define CONFIG_SYS_CACHELINE_SIZE       16      /* For all MPC8xx CPUs                  */
 236 #if defined(CONFIG_CMD_KGDB)
 237 #define CONFIG_SYS_CACHELINE_SHIFT      4       /* log base 2 of the above value        */
 238 #endif
 239
 240 /*-----------------------------------------------------------------------
 241  * SYPCR - System Protection Control                            11-9
 242  * SYPCR can only be written once after reset!
 243  *-----------------------------------------------------------------------
 244  * Software & Bus Monitor Timer max, Bus Monitor enable, SW Watchdog freeze
 245  */
 246 #if defined(CONFIG_WATCHDOG)
 247 #define CONFIG_SYS_SYPCR        (SYPCR_SWTC | SYPCR_BMT | SYPCR_BME | SYPCR_SWF | \
 248                          SYPCR_SWE  | SYPCR_SWRI| SYPCR_SWP)
 249 #else
 250 #define CONFIG_SYS_SYPCR        (SYPCR_SWTC | SYPCR_BMT | SYPCR_BME | SYPCR_SWF | SYPCR_SWP)
 251 #endif
 252
 253 /*-----------------------------------------------------------------------
 254  * SIUMCR - SIU Module Configuration                            11-6
 255  *-----------------------------------------------------------------------
 256  * PCMCIA config., multi-function pin tri-state
 257  */
 258 #ifndef CONFIG_CAN_DRIVER
 259 #define CONFIG_SYS_SIUMCR       (SIUMCR_DBGC00 | SIUMCR_DBPC00 | SIUMCR_MLRC01 | SIUMCR_FRC)
 260 #else   /* we must activate GPL5 in the SIUMCR for CAN */
 261 #define CONFIG_SYS_SIUMCR       (SIUMCR_DBGC11 | SIUMCR_DBPC00 | SIUMCR_MLRC01 | SIUMCR_FRC)
 262 #endif  /* CONFIG_CAN_DRIVER */
 263
 264 /*-----------------------------------------------------------------------
 265  * TBSCR - Time Base Status and Control                         11-26
 266  *-----------------------------------------------------------------------
 267  * Clear Reference Interrupt Status, Timebase freezing enabled
 268  */
 269 #define CONFIG_SYS_TBSCR        (TBSCR_REFA | TBSCR_REFB | TBSCR_TBF)
 270
 271 /*-----------------------------------------------------------------------
 272  * RTCSC - Real-Time Clock Status and Control Register          11-27
 273  *-----------------------------------------------------------------------
 274  */
 275 #define CONFIG_SYS_RTCSC        (RTCSC_SEC | RTCSC_ALR | RTCSC_RTF| RTCSC_RTE)
 276
 277 /*-----------------------------------------------------------------------
 278  * PISCR - Periodic Interrupt Status and Control                11-31
 279  *-----------------------------------------------------------------------
 280  * Clear Periodic Interrupt Status, Interrupt Timer freezing enabled
 281  */
 282 #define CONFIG_SYS_PISCR        (PISCR_PS | PISCR_PITF)
 283
 284 /*-----------------------------------------------------------------------
 285  * PLPRCR - PLL, Low-Power, and Reset Control Register          15-30
 286  *-----------------------------------------------------------------------
 287  * Reset PLL lock status sticky bit, timer expired status bit and timer
 288  * interrupt status bit
 289  *
 290  */
 291
 292 #if CONFIG_XIN == 10000000
 293
 294 #if MPC8XX_HZ == 120000000
 295 #define CONFIG_SYS_PLPRCR       ((0 << PLPRCR_MFN_SHIFT) | (0 << PLPRCR_MFD_SHIFT) | \
 296                          (0 << PLPRCR_S_SHIFT) | (12 << PLPRCR_MFI_SHIFT) | (0 << PLPRCR_PDF_SHIFT) | \
 297                          PLPRCR_TEXPS)
 298 #elif MPC8XX_HZ == 100000000
 299 #define CONFIG_SYS_PLPRCR       ((0 << PLPRCR_MFN_SHIFT) | (0 << PLPRCR_MFD_SHIFT) | \
 300                          (0 << PLPRCR_S_SHIFT) | (10 << PLPRCR_MFI_SHIFT) | (0 << PLPRCR_PDF_SHIFT) | \
 301                          PLPRCR_TEXPS)
 302 #elif MPC8XX_HZ == 50000000
 303 #define CONFIG_SYS_PLPRCR       ((0 << PLPRCR_MFN_SHIFT) | (0 << PLPRCR_MFD_SHIFT) | \
 304                          (1 << PLPRCR_S_SHIFT) | (8 << PLPRCR_MFI_SHIFT) | (3 << PLPRCR_PDF_SHIFT) | \
 305                          PLPRCR_TEXPS)
 306 #elif MPC8XX_HZ == 25000000
 307 #define CONFIG_SYS_PLPRCR       ((0 << PLPRCR_MFN_SHIFT) | (0 << PLPRCR_MFD_SHIFT) | \
 308                          (2 << PLPRCR_S_SHIFT) | (8 << PLPRCR_MFI_SHIFT) | (3 << PLPRCR_PDF_SHIFT) | \
 309                          PLPRCR_TEXPS)
 310 #elif MPC8XX_HZ == 40000000
 311 #define CONFIG_SYS_PLPRCR       ((0 << PLPRCR_MFN_SHIFT) | (0 << PLPRCR_MFD_SHIFT) | \
 312                          (1 << PLPRCR_S_SHIFT) | (8 << PLPRCR_MFI_SHIFT) | (4 << PLPRCR_PDF_SHIFT) | \
 313                          PLPRCR_TEXPS)
 314 #elif MPC8XX_HZ == 75000000
 315 #define CONFIG_SYS_PLPRCR       ((0 << PLPRCR_MFN_SHIFT) | (0 << PLPRCR_MFD_SHIFT) | \
 316                          (1 << PLPRCR_S_SHIFT) | (15 << PLPRCR_MFI_SHIFT) | (0 << PLPRCR_PDF_SHIFT) | \
 317                          PLPRCR_TEXPS)
 318 #else
 319 #error unsupported CPU freq for XIN = 10MHz
 320 #endif
 321
 322 #elif CONFIG_XIN == 50000000
 323
 324 #if MPC8XX_HZ == 120000000
 325 #define CONFIG_SYS_PLPRCR       ((0 << PLPRCR_MFN_SHIFT) | (0 << PLPRCR_MFD_SHIFT) | \
 326                          (0 << PLPRCR_S_SHIFT) | (12 << PLPRCR_MFI_SHIFT) | (4 << PLPRCR_PDF_SHIFT) | \
 327                          PLPRCR_TEXPS)
 328 #elif MPC8XX_HZ == 100000000
 329 #define CONFIG_SYS_PLPRCR       ((0 << PLPRCR_MFN_SHIFT) | (0 << PLPRCR_MFD_SHIFT) | \
 330                          (0 << PLPRCR_S_SHIFT) | (6 << PLPRCR_MFI_SHIFT) | (2 << PLPRCR_PDF_SHIFT) | \
 331                          PLPRCR_TEXPS)
 332 #elif MPC8XX_HZ ==  66666666
 333 #define CONFIG_SYS_PLPRCR       ((0 << PLPRCR_MFN_SHIFT) | (0 << PLPRCR_MFD_SHIFT) | \
 334                          (1 << PLPRCR_S_SHIFT) | (8 << PLPRCR_MFI_SHIFT) | (2 << PLPRCR_PDF_SHIFT) | \
 335                          PLPRCR_TEXPS)
 336 #else
 337 #error unsupported CPU freq for XIN = 50MHz
 338 #endif
 339
 340 #else
 341
 342 #error unsupported XIN freq
 343 #endif
 344
 345
 346 /*
 347  *-----------------------------------------------------------------------
 348  * SCCR - System Clock and reset Control Register               15-27
 349  *-----------------------------------------------------------------------
 350  * Set clock output, timebase and RTC source and divider,
 351  * power management and some other internal clocks
 352  *
 353  * Note: When TBS == 0 the timebase is independent of current cpu clock.
 354  */
 355
 356 #define SCCR_MASK       SCCR_EBDF11
 357 #if MPC8XX_HZ > 66666666
 358 #define CONFIG_SYS_SCCR (/* SCCR_TBS     | */ SCCR_CRQEN | \
 359                          SCCR_COM00   | SCCR_DFSYNC00 | SCCR_DFBRG00  | \
 360                          SCCR_DFNL000 | SCCR_DFNH000  | SCCR_DFLCD000 | \
 361                          SCCR_DFALCD00 | SCCR_EBDF01)
 362 #else
 363 #define CONFIG_SYS_SCCR (/* SCCR_TBS     | */ SCCR_CRQEN | \
 364                          SCCR_COM00   | SCCR_DFSYNC00 | SCCR_DFBRG00  | \
 365                          SCCR_DFNL000 | SCCR_DFNH000  | SCCR_DFLCD000 | \
 366                          SCCR_DFALCD00)
 367 #endif
 368
 369 /*-----------------------------------------------------------------------
 370  *
 371  *-----------------------------------------------------------------------
 372  *
 373  */
 374 /*#define       CONFIG_SYS_DER  0x2002000F*/
 375 #define CONFIG_SYS_DER  0
 376
 377 /*
 378  * Init Memory Controller:
 379  *
 380  * BR0/1 and OR0/1 (FLASH)
 381  */
 382
 383 #define FLASH_BASE0_PRELIM      0x40000000      /* FLASH bank #0        */
 384
 385 /* used to re-map FLASH both when starting from SRAM or FLASH:
 386  * restrict access enough to keep SRAM working (if any)
 387  * but not too much to meddle with FLASH accesses
 388  */
 389 #define CONFIG_SYS_REMAP_OR_AM          0x80000000      /* OR addr mask */
 390 #define CONFIG_SYS_PRELIM_OR_AM 0xE0000000      /* OR addr mask */
 391
 392 /* FLASH timing: ACS = 11, TRLX = 0, CSNT = 1, SCY = 5, EHTR = 1        */
 393 #define CONFIG_SYS_OR_TIMING_FLASH      (OR_CSNT_SAM  | OR_BI | OR_SCY_5_CLK | OR_TRLX)
 394
 395 #define CONFIG_SYS_OR0_REMAP    (CONFIG_SYS_REMAP_OR_AM  | CONFIG_SYS_OR_TIMING_FLASH)
 396 #define CONFIG_SYS_OR0_PRELIM   (CONFIG_SYS_PRELIM_OR_AM | CONFIG_SYS_OR_TIMING_FLASH)
 397 #define CONFIG_SYS_BR0_PRELIM   ((FLASH_BASE0_PRELIM & BR_BA_MSK) | BR_PS_8 | BR_V )
 398
 399 #if CONFIG_NETTA2_VERSION == 2
 400
 401 #define FLASH_BASE4_PRELIM      0x40080000      /* FLASH bank #1        */
 402
 403 #define CONFIG_SYS_OR4_REMAP    (CONFIG_SYS_REMAP_OR_AM  | CONFIG_SYS_OR_TIMING_FLASH)
 404 #define CONFIG_SYS_OR4_PRELIM   (CONFIG_SYS_PRELIM_OR_AM | CONFIG_SYS_OR_TIMING_FLASH)
 405 #define CONFIG_SYS_BR4_PRELIM   ((FLASH_BASE4_PRELIM & BR_BA_MSK) | BR_PS_8 | BR_V )
 406
 407 #endif
 408
 409 /*
 410  * BR3 and OR3 (SDRAM)
 411  *
 412  */
 413 #define SDRAM_BASE3_PRELIM      0x00000000      /* SDRAM bank #0        */
 414 #define SDRAM_MAX_SIZE          (256 << 20)     /* max 256MB per bank   */
 415
 416 /* SDRAM timing: Multiplexed addresses, GPL5 output to GPL5_A (don't care)      */
 417 #define CONFIG_SYS_OR_TIMING_SDRAM      (OR_CSNT_SAM | OR_G5LS)
 418
 419 #define CONFIG_SYS_OR3_PRELIM   ((0xFFFFFFFFLU & ~(SDRAM_MAX_SIZE - 1)) | CONFIG_SYS_OR_TIMING_SDRAM)
 420 #define CONFIG_SYS_BR3_PRELIM   ((SDRAM_BASE3_PRELIM & BR_BA_MSK) | BR_MS_UPMB | BR_PS_32 | BR_V)
 421
 422 /*
 423  * Memory Periodic Timer Prescaler
 424  */
 425
 426 /*
 427  * Memory Periodic Timer Prescaler
 428  *
 429  * The Divider for PTA (refresh timer) configuration is based on an
 430  * example SDRAM configuration (64 MBit, one bank). The adjustment to
 431  * the number of chip selects (NCS) and the actually needed refresh
 432  * rate is done by setting MPTPR.
 433  *
 434  * PTA is calculated from
 435  *      PTA = (gclk * Trefresh) / ((2 ^ (2 * DFBRG)) * PTP * NCS)
 436  *
 437  *      gclk      CPU clock (not bus clock!)
 438  *      Trefresh  Refresh cycle * 4 (four word bursts used)
 439  *
 440  * 4096  Rows from SDRAM example configuration
 441  * 1000  factor s -> ms
 442  *   32  PTP (pre-divider from MPTPR) from SDRAM example configuration
 443  *    4  Number of refresh cycles per period
 444  *   64  Refresh cycle in ms per number of rows
 445  * --------------------------------------------
 446  * Divider = 4096 * 32 * 1000 / (4 * 64) = 512000
 447  *
 448  * 50 MHz => 50.000.000 / Divider =  98
 449  * 66 Mhz => 66.000.000 / Divider = 129
 450  * 80 Mhz => 80.000.000 / Divider = 156
 451  */
 452
 453 #define CONFIG_SYS_MAMR_PTA              234
 454
 455 /*
 456  * For 16 MBit, refresh rates could be 31.3 us
 457  * (= 64 ms / 2K = 125 / quad bursts).
 458  * For a simpler initialization, 15.6 us is used instead.
 459  *
 460  * #define CONFIG_SYS_MPTPR_2BK_2K      MPTPR_PTP_DIV32         for 2 banks
 461  * #define CONFIG_SYS_MPTPR_1BK_2K      MPTPR_PTP_DIV64         for 1 bank
 462  */
 463 #define CONFIG_SYS_MPTPR_2BK_4K MPTPR_PTP_DIV16         /* setting for 2 banks  */
 464 #define CONFIG_SYS_MPTPR_1BK_4K MPTPR_PTP_DIV32         /* setting for 1 bank   */
 465
 466 /* refresh rate 7.8 us (= 64 ms / 8K = 31.2 / quad bursts) for 256 MBit         */
 467 #define CONFIG_SYS_MPTPR_2BK_8K MPTPR_PTP_DIV8          /* setting for 2 banks  */
 468 #define CONFIG_SYS_MPTPR_1BK_8K MPTPR_PTP_DIV16         /* setting for 1 bank   */
 469
 470 /*
 471  * MAMR settings for SDRAM
 472  */
 473
 474 /* 8 column SDRAM */
 475 #define CONFIG_SYS_MAMR_8COL    ((CONFIG_SYS_MAMR_PTA << MAMR_PTA_SHIFT)  | MAMR_PTAE       |   \
 476                          MAMR_AMA_TYPE_0 | MAMR_DSA_1_CYCL | MAMR_G0CLA_A11 |   \
 477                          MAMR_RLFA_1X    | MAMR_WLFA_1X    | MAMR_TLFA_4X)
 478
 479 /* 9 column SDRAM */
 480 #define CONFIG_SYS_MAMR_9COL    ((CONFIG_SYS_MAMR_PTA << MAMR_PTA_SHIFT)  | MAMR_PTAE       |   \
 481                          MAMR_AMA_TYPE_1 | MAMR_DSA_1_CYCL | MAMR_G0CLA_A10 |   \
 482                          MAMR_RLFA_1X    | MAMR_WLFA_1X    | MAMR_TLFA_4X)
 483
 484 #define CONFIG_LAST_STAGE_INIT          /* needed to reset the damn phys */
 485
 486 /****************************************************************/
 487
 488 #define DSP_SIZE        0x00010000      /* 64K */
 489 #define NAND_SIZE       0x00010000      /* 64K */
 490
 491 #define DSP_BASE        0xF1000000
 492 #define NAND_BASE       0xF1010000
 493
 494 /*****************************************************************************/
 495
 496 #define CONFIG_SYS_DIRECT_FLASH_TFTP
 497
 498 /*****************************************************************************/
 499
 500 #if CONFIG_NETTA2_VERSION == 1
 501 #define STATUS_LED_BIT          0x00000008              /* bit 28 */
 502 #elif CONFIG_NETTA2_VERSION == 2
 503 #define STATUS_LED_BIT          0x00000080              /* bit 24 */
 504 #endif
 505
 506 #define STATUS_LED_PERIOD       (CONFIG_SYS_HZ / 2)
 507 #define STATUS_LED_STATE        STATUS_LED_BLINKING
 508
 509 #define STATUS_LED_ACTIVE       0               /* LED on for bit == 0  */
 510 #define STATUS_LED_BOOT         0               /* LED 0 used for boot status */
 511
 512 #ifndef __ASSEMBLY__
 513
 514 /* LEDs */
 515
 516 /* led_id_t is unsigned int mask */
 517 typedef unsigned int led_id_t;
 518
 519 #define __led_toggle(_msk) \
 520         do { \
 521                 ((volatile immap_t *)CONFIG_SYS_IMMR)->im_cpm.cp_pedat ^= (_msk); \
 522         } while(0)
 523
 524 #define __led_set(_msk, _st) \
 525         do { \
 526                 if ((_st)) \
 527                         ((volatile immap_t *)CONFIG_SYS_IMMR)->im_cpm.cp_pedat |= (_msk); \
 528                 else \
 529                         ((volatile immap_t *)CONFIG_SYS_IMMR)->im_cpm.cp_pedat &= ~(_msk); \
 530         } while(0)
 531
 532 #define __led_init(msk, st) __led_set(msk, st)
 533
 534 #endif
 535
 536 /***********************************************************************************************************
 537
 538  ----------------------------------------------------------------------------------------------
 539
 540    (V1) version 1 of the board
 541    (V2) version 2 of the board
 542
 543  ----------------------------------------------------------------------------------------------
 544
 545    Pin definitions:
 546
 547  +------+----------------+--------+------------------------------------------------------------
 548  |  #   | Name           | Type   | Comment
 549  +------+----------------+--------+------------------------------------------------------------
 550  | PA3  | SPIEN_MAX      | Output | MAX serial to uart chip select
 551  | PA7  | DSP_INT        | Output | DSP interrupt
 552  | PA10 | DSP_RESET      | Output | DSP reset
 553  | PA14 | USBOE          | Output | USB (1)
 554  | PA15 | USBRXD         | Output | USB (1)
 555  | PB19 | BT_RTS         | Output | Bluetooth (0)
 556  | PB23 | BT_CTS         | Output | Bluetooth (0)
 557  | PB26 | SPIEN_SEP      | Output | Serial EEPROM chip select
 558  | PB27 | SPICS_DISP     | Output | Display chip select
 559  | PB28 | SPI_RXD_3V     | Input  | SPI Data Rx
 560  | PB29 | SPI_TXD        | Output | SPI Data Tx
 561  | PB30 | SPI_CLK        | Output | SPI Clock
 562  | PC10 | DISPA0         | Output | Display A0
 563  | PC11 | BACKLIGHT      | Output | Display backlit
 564  | PC12 | SPI2RXD        | Input  | (V1) 2nd SPI RXD
 565  |      | IO_RESET       | Output | (V2) General I/O reset
 566  | PC13 | SPI2TXD        | Output | (V1) 2nd SPI TXD (V1)
 567  |      | HOOK           | Input  | (V2) Hook input interrupt
 568  | PC15 | SPI2CLK        | Output | (V1) 2nd SPI CLK
 569  |      | F_RY_BY        | Input  | (V2) NAND F_RY_BY
 570  | PE17 | F_ALE          | Output | NAND F_ALE
 571  | PE18 | F_CLE          | Output | NAND F_CLE
 572  | PE20 | F_CE           | Output | NAND F_CE
 573  | PE24 | SPICS_SCOUT    | Output | (V1) Codec chip select
 574  |      | LED            | Output | (V2) LED
 575  | PE27 | SPICS_ER       | Output | External serial register CS
 576  | PE28 | LEDIO1         | Output | (V1) LED
 577  |      | BKBR1          | Input  | (V2) Keyboard input scan
 578  | PE29 | LEDIO2         | Output | (V1) LED hook for A (TA2)
 579  |      | BKBR2          | Input  | (V2) Keyboard input scan
 580  | PE30 | LEDIO3         | Output | (V1) LED hook for A (TA2)
 581  |      | BKBR3          | Input  | (V2) Keyboard input scan
 582  | PE31 | F_RY_BY        | Input  | (V1) NAND F_RY_BY
 583  |      | BKBR4          | Input  | (V2) Keyboard input scan
 584  +------+----------------+--------+---------------------------------------------------
 585
 586  ----------------------------------------------------------------------------------------------
 587
 588    Serial register input:
 589
 590  +------+----------------+------------------------------------------------------------
 591  |  #   | Name           | Comment
 592  +------+----------------+------------------------------------------------------------
 593  |    4 | HOOK           | Hook switch
 594  |    5 | BT_LINK        | Bluetooth link status
 595  |    6 | HOST_WAKE      | Bluetooth host wake up
 596  |    7 | OK_ETH         | Cisco inline power OK status
 597  +------+----------------+------------------------------------------------------------
 598
 599  ----------------------------------------------------------------------------------------------
 600
 601  Chip selects:
 602
 603  +------+----------------+------------------------------------------------------------
 604  |  #   | Name           | Comment
 605  +------+----------------+------------------------------------------------------------
 606  | CS0  | CS0            | Boot flash
 607  | CS1  | CS_FLASH       | NAND flash
 608  | CS2  | CS_DSP         | DSP
 609  | CS3  | DCS_DRAM       | DRAM
 610  | CS4  | CS_FLASH2      | (V2) 2nd flash
 611  +------+----------------+------------------------------------------------------------
 612
 613  ----------------------------------------------------------------------------------------------
 614
 615  Interrupts:
 616
 617  +------+----------------+------------------------------------------------------------
 618  |  #   | Name           | Comment
 619  +------+----------------+------------------------------------------------------------
 620  | IRQ1 | IRQ_DSP        | DSP interrupt
 621  | IRQ3 | S_INTER        | DUSLIC ???
 622  | IRQ4 | F_RY_BY        | NAND
 623  | IRQ7 | IRQ_MAX        | MAX 3100 interrupt
 624  +------+----------------+------------------------------------------------------------
 625
 626  ----------------------------------------------------------------------------------------------
 627
 628  Interrupts on PCMCIA pins:
 629
 630  +------+----------------+------------------------------------------------------------
 631  |  #   | Name           | Comment
 632  +------+----------------+------------------------------------------------------------
 633  | IP_A0| PHY1_LINK      | Link status changed for #1 Ethernet interface
 634  | IP_A1| PHY2_LINK      | Link status changed for #2 Ethernet interface
 635  | IP_A2| RMII1_MDINT    | PHY interrupt for #1
 636  | IP_A3| RMII2_MDINT    | PHY interrupt for #2
 637  | IP_A5| HOST_WAKE      | (V2) Bluetooth host wake
 638  | IP_A6| OK_ETH         | (V2) Cisco inline power OK
 639  +------+----------------+------------------------------------------------------------
 640
 641 **************************************************************************************************/
 642
 643 #define CONFIG_SYS_CONSOLE_IS_IN_ENV            1
 644 #define CONFIG_SYS_CONSOLE_OVERWRITE_ROUTINE    1
 645 #define CONFIG_SYS_CONSOLE_ENV_OVERWRITE        1
 646
 647 /*************************************************************************************************/
 648
 649 /* use board specific hardware */
 650 #undef  CONFIG_WATCHDOG                 /* watchdog disabled            */
 651 #define CONFIG_HW_WATCHDOG
 652
 653 /*************************************************************************************************/
 654
 655 #define CONFIG_CDP_DEVICE_ID            20
 656 #define CONFIG_CDP_DEVICE_ID_PREFIX     "NT"    /* netta2 */
 657 #define CONFIG_CDP_PORT_ID              "eth%d"
 658 #define CONFIG_CDP_CAPABILITIES         0x00000010
 659 #define CONFIG_CDP_VERSION              "u-boot" " " U_BOOT_DATE " " U_BOOT_TIME
 660 #define CONFIG_CDP_PLATFORM             "Intracom NetTA2"
 661 #define CONFIG_CDP_TRIGGER              0x20020001
 662 #define CONFIG_CDP_POWER_CONSUMPTION    4300    /* 90 mA @ 48V */
 663 #define CONFIG_CDP_APPLIANCE_VLAN_TYPE  0x01    /* ipphone ? */
 664
 665 /*************************************************************************************************/
 666
 667 #define CONFIG_AUTO_COMPLETE    1
 668
 669 /*************************************************************************************************/
 670
 671 #define CONFIG_CRC32_VERIFY     1
 672
 673 /*************************************************************************************************/
 674
 675 #define CONFIG_HUSH_OLD_PARSER_COMPATIBLE       1
 676
 677 /*************************************************************************************************/
 678 #endif  /* __CONFIG_H */