include/configs/PLU405.h

   1 /*
   2  * (C) Copyright 2001-2003
   3  * Stefan Roese, esd gmbh germany, stefan.roese@esd-electronics.com
   4  *
   5  * See file CREDITS for list of people who contributed to this
   6  * project.
   7  *
   8  * This program is free software; you can redistribute it and/or
   9  * modify it under the terms of the GNU General Public License as
  10  * published by the Free Software Foundation; either version 2 of
  11  * the License, or (at your option) any later version.
  12  *
  13  * This program is distributed in the hope that it will be useful,
  14  * but WITHOUT ANY WARRANTY; without even the implied warranty of
  15  * MERCHANTABILITY or FITNESS FOR A PARTICULAR PURPOSE.  See the
  16  * GNU General Public License for more details.
  17  *
  18  * You should have received a copy of the GNU General Public License
  19  * along with this program; if not, write to the Free Software
  20  * Foundation, Inc., 59 Temple Place, Suite 330, Boston,
  21  * MA 02111-1307 USA
  22  */
  23
  24 /*
  25  * board/config.h - configuration options, board specific
  26  */
  27
  28 #ifndef __CONFIG_H
  29 #define __CONFIG_H
  30
  31 /*
  32  * High Level Configuration Options
  33  * (easy to change)
  34  */
  35
  36 #define CONFIG_405EP            1       /* This is a PPC405 CPU         */
  37 #define CONFIG_4xx              1       /* ...member of PPC4xx family   */
  38 #define CONFIG_PLU405           1       /* ...on a PLU405 board         */
  39
  40 #define CONFIG_SYS_TEXT_BASE    0xFFF80000
  41
  42 #define CONFIG_BOARD_EARLY_INIT_F 1     /* call board_early_init_f()    */
  43 #define CONFIG_MISC_INIT_R      1       /* call misc_init_r()           */
  44
  45 #define CONFIG_SYS_CLK_FREQ     33333400 /* external frequency to pll   */
  46
  47 #define CONFIG_BAUDRATE         9600
  48
  49 #undef  CONFIG_BOOTARGS
  50 #undef  CONFIG_BOOTCOMMAND
  51
  52 #define CONFIG_PREBOOT                  /* enable preboot variable      */
  53
  54 #define CONFIG_SYS_LOADS_BAUD_CHANGE    1       /* allow baudrate change        */
  55
  56 #undef  CONFIG_HAS_ETH1
  57
  58 #define CONFIG_PPC4xx_EMAC
  59 #define CONFIG_MII              1       /* MII PHY management           */
  60 #define CONFIG_PHY_ADDR         0       /* PHY address                  */
  61 #define CONFIG_LXT971_NO_SLEEP  1       /* disable sleep mode in LXT971 */
  62 #define CONFIG_RESET_PHY_R      1       /* use reset_phy()              */
  63
  64 #define CONFIG_PHY_CLK_FREQ     EMAC_STACR_CLK_66MHZ /* 66 MHz OPB clock*/
  65
  66
  67 /*
  68  * BOOTP options
  69  */
  70 #define CONFIG_BOOTP_BOOTFILESIZE
  71 #define CONFIG_BOOTP_BOOTPATH
  72 #define CONFIG_BOOTP_GATEWAY
  73 #define CONFIG_BOOTP_HOSTNAME
  74
  75
  76 /*
  77  * Command line configuration.
  78  */
  79 #include <config_cmd_default.h>
  80
  81 #define CONFIG_CMD_DHCP
  82 #define CONFIG_CMD_PCI
  83 #define CONFIG_CMD_IRQ
  84 #define CONFIG_CMD_IDE
  85 #define CONFIG_CMD_FAT
  86 #define CONFIG_CMD_ELF
  87 #define CONFIG_CMD_NAND
  88 #define CONFIG_CMD_DATE
  89 #define CONFIG_CMD_I2C
  90 #define CONFIG_CMD_MII
  91 #define CONFIG_CMD_PING
  92 #define CONFIG_CMD_EEPROM
  93 #define CONFIG_CMD_USB
  94
  95 #define CONFIG_OF_LIBFDT
  96 #define CONFIG_OF_BOARD_SETUP
  97
  98 #define CONFIG_MAC_PARTITION
  99 #define CONFIG_DOS_PARTITION
 100
 101 #define CONFIG_SUPPORT_VFAT
 102
 103 #undef  CONFIG_WATCHDOG                 /* watchdog disabled            */
 104
 105 #define CONFIG_RTC_MC146818             /* DS1685 is MC146818 compatible*/
 106 #define CONFIG_SYS_RTC_REG_BASE_ADDR     0xF0000500 /* RTC Base Address         */
 107
 108 #define CONFIG_SDRAM_BANK0      1       /* init onboard SDRAM bank 0    */
 109
 110 /*
 111  * Miscellaneous configurable options
 112  */
 113 #define CONFIG_SYS_LONGHELP                     /* undef to save memory         */
 114 #define CONFIG_SYS_PROMPT       "=> "           /* Monitor Command Prompt       */
 115
 116 #undef  CONFIG_SYS_HUSH_PARSER                  /* use "hush" command parser    */
 117 #ifdef  CONFIG_SYS_HUSH_PARSER
 118 #define CONFIG_SYS_PROMPT_HUSH_PS2      "> "
 119 #endif
 120
 121 #if defined(CONFIG_CMD_KGDB)
 122 #define CONFIG_SYS_CBSIZE       1024            /* Console I/O Buffer Size      */
 123 #else
 124 #define CONFIG_SYS_CBSIZE       256             /* Console I/O Buffer Size      */
 125 #endif
 126 #define CONFIG_SYS_PBSIZE (CONFIG_SYS_CBSIZE+sizeof(CONFIG_SYS_PROMPT)+16) /* Print Buffer Size */
 127 #define CONFIG_SYS_MAXARGS      16              /* max number of command args   */
 128 #define CONFIG_SYS_BARGSIZE     CONFIG_SYS_CBSIZE       /* Boot Argument Buffer Size    */
 129
 130 #define CONFIG_SYS_DEVICE_NULLDEV       1       /* include nulldev device       */
 131
 132 #define CONFIG_SYS_CONSOLE_INFO_QUIET   1       /* don't print console @ startup*/
 133
 134 #define CONFIG_AUTO_COMPLETE    1       /* add autocompletion support   */
 135
 136 #define CONFIG_SYS_MEMTEST_START        0x0400000       /* memtest works on     */
 137 #define CONFIG_SYS_MEMTEST_END          0x0C00000       /* 4 ... 12 MB in DRAM  */
 138
 139 #define CONFIG_CONS_INDEX       1       /* Use UART0                    */
 140 #define CONFIG_SYS_NS16550
 141 #define CONFIG_SYS_NS16550_SERIAL
 142 #define CONFIG_SYS_NS16550_REG_SIZE     1
 143 #define CONFIG_SYS_NS16550_CLK          get_serial_clock()
 144
 145 #undef  CONFIG_SYS_EXT_SERIAL_CLOCK            /* no external serial clock used */
 146 #define CONFIG_SYS_BASE_BAUD        691200
 147
 148 /* The following table includes the supported baudrates */
 149 #define CONFIG_SYS_BAUDRATE_TABLE       \
 150         { 300, 600, 1200, 2400, 4800, 9600, 19200, 38400,     \
 151          57600, 115200, 230400, 460800, 921600 }
 152
 153 #define CONFIG_SYS_LOAD_ADDR    0x100000        /* default load address */
 154 #define CONFIG_SYS_EXTBDINFO    1               /* To use extended board_into (bd_t) */
 155
 156 #define CONFIG_SYS_HZ           1000            /* decrementer freq: 1 ms ticks */
 157
 158 #define CONFIG_CMDLINE_EDITING  1       /* add command line history     */
 159 #define CONFIG_ZERO_BOOTDELAY_CHECK     /* check for keypress on bootdelay==0 */
 160 #define CONFIG_BOOTDELAY        3       /* autoboot after 3 seconds     */
 161
 162 /* Only interrupt boot if space is pressed */
 163 /* If a long serial cable is connected but */
 164 /* other end is dead, garbage will be read */
 165 #define CONFIG_AUTOBOOT_KEYED   1
 166 #define CONFIG_AUTOBOOT_PROMPT  \
 167         "Press SPACE to abort autoboot in %d seconds\n", bootdelay
 168 #undef CONFIG_AUTOBOOT_DELAY_STR
 169 #define CONFIG_AUTOBOOT_STOP_STR " "
 170
 171 #define CONFIG_VERSION_VARIABLE 1       /* include version env variable */
 172
 173 #define CONFIG_SYS_RX_ETH_BUFFER        16      /* use 16 rx buffer on 405 emac */
 174
 175 /*
 176  * NAND-FLASH stuff
 177  */
 178 #define CONFIG_SYS_NAND_BASE_LIST       {CONFIG_SYS_NAND_BASE}
 179 #define CONFIG_SYS_MAX_NAND_DEVICE      1         /* Max number of NAND devices */
 180 #define NAND_BIG_DELAY_US       25
 181
 182 #define CONFIG_SYS_NAND_CE             (0x80000000 >> 1)   /* our CE is GPIO1  */
 183 #define CONFIG_SYS_NAND_RDY            (0x80000000 >> 4)   /* our RDY is GPIO4 */
 184 #define CONFIG_SYS_NAND_CLE            (0x80000000 >> 2)   /* our CLE is GPIO2 */
 185 #define CONFIG_SYS_NAND_ALE            (0x80000000 >> 3)   /* our ALE is GPIO3 */
 186
 187 #define CONFIG_SYS_NAND_SKIP_BAD_DOT_I 1       /* ".i" read skips bad blocks   */
 188 #define CONFIG_SYS_NAND_QUIET          1
 189
 190 /*
 191  * PCI stuff
 192  */
 193 #define PCI_HOST_ADAPTER 0              /* configure as pci adapter     */
 194 #define PCI_HOST_FORCE  1               /* configure as pci host        */
 195 #define PCI_HOST_AUTO   2               /* detected via arbiter enable  */
 196
 197 #define CONFIG_PCI                      /* include pci support          */
 198 #define CONFIG_PCI_HOST PCI_HOST_FORCE  /* select pci host function     */
 199 #define CONFIG_PCI_PNP                  /* do pci plug-and-play         */
 200                                         /* resource configuration       */
 201
 202 #define CONFIG_PCI_SCAN_SHOW            /* print pci devices @ startup  */
 203
 204 #define CONFIG_PCI_CONFIG_HOST_BRIDGE 1 /* don't skip host bridge config*/
 205
 206 #define CONFIG_SYS_PCI_SUBSYS_VENDORID 0x12FE  /* PCI Vendor ID: esd gmbh      */
 207 #define CONFIG_SYS_PCI_SUBSYS_DEVICEID 0x0405  /* PCI Device ID: CPCI-405      */
 208 #define CONFIG_SYS_PCI_CLASSCODE       0x0b20  /* PCI Class Code: Processor/PPC*/
 209 #define CONFIG_SYS_PCI_PTM1LA  0x00000000      /* point to sdram               */
 210 #define CONFIG_SYS_PCI_PTM1MS  0xf8000001      /* 128MB, enable hard-wired to 1 */
 211 #define CONFIG_SYS_PCI_PTM1PCI 0x00000000      /* Host: use this pci address   */
 212 #define CONFIG_SYS_PCI_PTM2LA  0xffc00000      /* point to flash               */
 213 #define CONFIG_SYS_PCI_PTM2MS  0xffc00001      /* 4MB, enable                  */
 214 #define CONFIG_SYS_PCI_PTM2PCI 0x08000000      /* Host: use this pci address   */
 215
 216 /*
 217  * IDE/ATA stuff
 218  */
 219 #undef  CONFIG_IDE_8xx_DIRECT               /* no pcmcia interface required */
 220 #undef  CONFIG_IDE_LED                  /* no led for ide supported     */
 221 #define CONFIG_IDE_RESET        1       /* reset for ide supported      */
 222
 223 #define CONFIG_SYS_IDE_MAXBUS           1               /* max. 1 IDE busses    */
 224 /* max. 1 drives per IDE bus */
 225 #define CONFIG_SYS_IDE_MAXDEVICE        (CONFIG_SYS_IDE_MAXBUS*1)
 226
 227 #define CONFIG_SYS_ATA_BASE_ADDR        0xF0100000
 228 #define CONFIG_SYS_ATA_IDE0_OFFSET      0x0000
 229
 230 #define CONFIG_SYS_ATA_DATA_OFFSET      0x0000  /* Offset for data I/O */
 231 #define CONFIG_SYS_ATA_REG_OFFSET       0x0000  /* Offset for normal register access */
 232 #define CONFIG_SYS_ATA_ALT_OFFSET       0x0000  /* Offset for alternate registers */
 233
 234 /*
 235  * For booting Linux, the board info and command line data
 236  * have to be in the first 8 MB of memory, since this is
 237  * the maximum mapped by the Linux kernel during initialization.
 238  */
 239 #define CONFIG_SYS_BOOTMAPSZ            (8 << 20) /* Initial Memory map for Linux */
 240
 241 /*
 242  * FLASH organization
 243  */
 244 #define FLASH_BASE0_PRELIM      0xFFC00000 /* FLASH bank #0 */
 245
 246 #define CONFIG_SYS_MAX_FLASH_BANKS      1       /* max number of memory banks */
 247 #define CONFIG_SYS_MAX_FLASH_SECT       256     /* max number of sectors on one chip */
 248
 249 #define CONFIG_SYS_FLASH_ERASE_TOUT     120000  /* Timeout for Flash Erase (in ms) */
 250 #define CONFIG_SYS_FLASH_WRITE_TOUT     1000    /* Timeout for Flash Write (in ms) */
 251
 252 #define CONFIG_SYS_FLASH_WORD_SIZE      unsigned short  /* flash word size (width) */
 253 #define CONFIG_SYS_FLASH_ADDR0          0x5555  /* 1st addr for flash config cycles */
 254 #define CONFIG_SYS_FLASH_ADDR1          0x2AAA  /* 2nd addr for flash config cycles */
 255 /*
 256  * The following defines are added for buggy IOP480 byte interface.
 257  * All other boards should use the standard values (CPCI405 etc.)
 258  */
 259 #define CONFIG_SYS_FLASH_READ0          0x0000  /* 0 is standard */
 260 #define CONFIG_SYS_FLASH_READ1          0x0001  /* 1 is standard */
 261 #define CONFIG_SYS_FLASH_READ2          0x0002  /* 2 is standard */
 262
 263 #define CONFIG_SYS_FLASH_EMPTY_INFO             /* print 'E' for empty sector */
 264
 265 /*
 266  * Start addresses for the final memory configuration
 267  * (Set up by the startup code)
 268  * Please note that CONFIG_SYS_SDRAM_BASE _must_ start at 0
 269  */
 270 #define CONFIG_SYS_SDRAM_BASE           0x00000000
 271 #define CONFIG_SYS_FLASH_BASE           CONFIG_SYS_MONITOR_BASE
 272 #define CONFIG_SYS_MONITOR_BASE         CONFIG_SYS_TEXT_BASE
 273 #define CONFIG_SYS_MONITOR_LEN          (~(CONFIG_SYS_TEXT_BASE) + 1)
 274 #define CONFIG_SYS_MALLOC_LEN           (1024 << 10)
 275
 276 /*
 277  * Environment Variable setup
 278  */
 279 #define CONFIG_ENV_IS_IN_EEPROM 1       /* use EEPROM for environment vars */
 280 #define CONFIG_ENV_OFFSET               0x100   /* reseve 0x100 bytes for strapping */
 281 #define CONFIG_ENV_SIZE         0x700
 282
 283 /*
 284  * I2C EEPROM (24WC16) for environment
 285  */
 286 #define CONFIG_HARD_I2C                 /* I2c with hardware support */
 287 #define CONFIG_PPC4XX_I2C               /* use PPC4xx driver            */
 288 #define CONFIG_SYS_I2C_SPEED            400000  /* I2C speed and slave address */
 289 #define CONFIG_SYS_I2C_SLAVE            0x7F
 290
 291 #define CONFIG_SYS_I2C_EEPROM_ADDR      0x50    /* EEPROM 24WC16 */
 292 #define CONFIG_SYS_EEPROM_WREN         1
 293
 294 /* 24WC16 */
 295 #define CONFIG_SYS_I2C_EEPROM_ADDR_LEN 1        /* Bytes of address             */
 296 /* mask of address bits that overflow into the "EEPROM chip address"    */
 297 #define CONFIG_SYS_I2C_EEPROM_ADDR_OVERFLOW     0x07
 298 #define CONFIG_SYS_EEPROM_PAGE_WRITE_BITS 4     /* The 24WC16 has   */
 299                                         /* 16 byte page write mode using */
 300                                         /* last 4 bits of the address   */
 301 #define CONFIG_SYS_EEPROM_PAGE_WRITE_DELAY_MS   10   /* and takes up to 10 msec */
 302
 303 /*
 304  * External Bus Controller (EBC) Setup
 305  */
 306 #define CAN0_BA         0xF0000000          /* CAN0 Base Address        */
 307 #define CAN1_BA         0xF0000100          /* CAN1 Base Address        */
 308 #define DUART0_BA       0xF0000400          /* DUART Base Address       */
 309 #define DUART1_BA       0xF0000408          /* DUART Base Address       */
 310 #define RTC_BA          0xF0000500          /* RTC Base Address         */
 311 #define VGA_BA          0xF1000000          /* Epson VGA Base Address   */
 312 #define CONFIG_SYS_NAND_BASE    0xF4000000          /* NAND FLASH Base Address  */
 313
 314 /* Memory Bank 0 (Flash Bank 0, NOR-FLASH) initialization */
 315 /* TWT=16,CSN=1,OEN=1,WBN=1,WBF=1,TH=4,SOR=1 */
 316 #define CONFIG_SYS_EBC_PB0AP            0x92015480
 317 /* BAS=0xFFC,BS=4MB,BU=R/W,BW=16bit */
 318 #define CONFIG_SYS_EBC_PB0CR            0xFFC5A000
 319
 320 /* Memory Bank 1 (Flash Bank 1, NAND-FLASH) initialization */
 321 #define CONFIG_SYS_EBC_PB1AP            0x92015480
 322 /* BAS=0xF40,BS=1MB,BU=R/W,BW=8bit */
 323 #define CONFIG_SYS_EBC_PB1CR            0xF4018000
 324
 325 /* Memory Bank 2 (8 Bit Peripheral: CAN, UART, RTC) initialization */
 326 /* BWT=2,WBN=1,WBF=1,TH=1,RE=1,SOR=1,BEM=1 */
 327 #define CONFIG_SYS_EBC_PB2AP            0x010053C0
 328 /* BAS=0xF00,BS=1MB,BU=R/W,BW=8bit */
 329 #define CONFIG_SYS_EBC_PB2CR            0xF0018000
 330
 331 /* Memory Bank 3 (16 Bit Peripheral: FPGA internal, dig. IO) initialization */
 332 /* BWT=2,WBN=1,WBF=1,TH=1,RE=1,SOR=1,BEM=1 */
 333 #define CONFIG_SYS_EBC_PB3AP            0x010053C0
 334 /* BAS=0xF01,BS=1MB,BU=R/W,BW=16bit */
 335 #define CONFIG_SYS_EBC_PB3CR            0xF011A000
 336
 337 /*
 338  * FPGA stuff
 339  */
 340 #define CONFIG_SYS_FPGA_BASE_ADDR 0xF0100100        /* FPGA internal Base Address */
 341
 342 /* FPGA internal regs */
 343 #define CONFIG_SYS_FPGA_CTRL            0x000
 344
 345 /* FPGA Control Reg */
 346 #define CONFIG_SYS_FPGA_CTRL_CF_RESET   0x0001
 347 #define CONFIG_SYS_FPGA_CTRL_WDI        0x0002
 348 #define CONFIG_SYS_FPGA_CTRL_PS2_RESET 0x0020
 349
 350 #define CONFIG_SYS_FPGA_SPARTAN2        1           /* using Xilinx Spartan 2 now */
 351 #define CONFIG_SYS_FPGA_MAX_SIZE        128*1024    /* 128kByte is enough for XC2S50E*/
 352
 353 /* FPGA program pin configuration */
 354 #define CONFIG_SYS_FPGA_PRG             0x04000000  /* FPGA program pin (ppc output) */
 355 #define CONFIG_SYS_FPGA_CLK             0x02000000  /* FPGA clk pin (ppc output) */
 356 #define CONFIG_SYS_FPGA_DATA            0x01000000  /* FPGA data pin (ppc output) */
 357 #define CONFIG_SYS_FPGA_INIT            0x00010000  /* FPGA init pin (ppc input) */
 358 #define CONFIG_SYS_FPGA_DONE            0x00008000  /* FPGA done pin (ppc input) */
 359
 360 /*
 361  * Definitions for initial stack pointer and data area (in data cache)
 362  */
 363 /* use on chip memory ( OCM ) for temperary stack until sdram is tested */
 364 #define CONFIG_SYS_TEMP_STACK_OCM         1
 365
 366 /* On Chip Memory location */
 367 #define CONFIG_SYS_OCM_DATA_ADDR        0xF8000000
 368 #define CONFIG_SYS_OCM_DATA_SIZE        0x1000
 369 #define CONFIG_SYS_INIT_RAM_ADDR        CONFIG_SYS_OCM_DATA_ADDR /* inside of SDRAM */
 370 #define CONFIG_SYS_INIT_RAM_SIZE        CONFIG_SYS_OCM_DATA_SIZE /* Size of used area in RAM  */
 371
 372 #define CONFIG_SYS_GBL_DATA_OFFSET    (CONFIG_SYS_INIT_RAM_SIZE - GENERATED_GBL_DATA_SIZE)
 373 #define CONFIG_SYS_INIT_SP_OFFSET       CONFIG_SYS_GBL_DATA_OFFSET
 374
 375 /*
 376  * Definitions for GPIO setup (PPC405EP specific)
 377  *
 378  * GPIO0[0]     - External Bus Controller BLAST output
 379  * GPIO0[1-9]   - Instruction trace outputs -> GPIO
 380  * GPIO0[10-13] - External Bus Controller CS_1 - CS_4 outputs
 381  * GPIO0[14-16] - External Bus Controller ABUS3-ABUS5 outputs -> GPIO
 382  * GPIO0[17-23] - External Interrupts IRQ0 - IRQ6 inputs
 383  * GPIO0[24-27] - UART0 control signal inputs/outputs
 384  * GPIO0[28-29] - UART1 data signal input/output
 385  * GPIO0[30-31] - EMAC0 and EMAC1 reject packet inputs
 386  */
 387 #define CONFIG_SYS_GPIO0_OSRL           0x00000550
 388 #define CONFIG_SYS_GPIO0_OSRH           0x00000110
 389 #define CONFIG_SYS_GPIO0_ISR1L          0x00000000
 390 #define CONFIG_SYS_GPIO0_ISR1H          0x15555445
 391 #define CONFIG_SYS_GPIO0_TSRL           0x00000000
 392 #define CONFIG_SYS_GPIO0_TSRH           0x00000000
 393 #define CONFIG_SYS_GPIO0_TCR            0x77FE0014
 394
 395 #define CONFIG_SYS_DUART_RST            (0x80000000 >> 14)
 396 #define CONFIG_SYS_EEPROM_WP            (0x80000000 >> 0)
 397
 398 /*
 399  * Default speed selection (cpu_plb_opb_ebc) in MHz.
 400  * This value will be set if iic boot eprom is disabled.
 401  */
 402 #if 1
 403 #define PLLMR0_DEFAULT   PLLMR0_266_133_66_33
 404 #define PLLMR1_DEFAULT   PLLMR1_266_133_66_33
 405 #endif
 406 #if 0
 407 #define PLLMR0_DEFAULT   PLLMR0_200_100_50_33
 408 #define PLLMR1_DEFAULT   PLLMR1_200_100_50_33
 409 #endif
 410 #if 0
 411 #define PLLMR0_DEFAULT   PLLMR0_133_66_66_33
 412 #define PLLMR1_DEFAULT   PLLMR1_133_66_66_33
 413 #endif
 414
 415 /*
 416  * PCI OHCI controller
 417  */
 418 #define CONFIG_USB_OHCI_NEW     1
 419 #define CONFIG_PCI_OHCI         1
 420 #define CONFIG_SYS_OHCI_SWAP_REG_ACCESS 1
 421 #define CONFIG_SYS_USB_OHCI_MAX_ROOT_PORTS 15
 422 #define CONFIG_SYS_USB_OHCI_SLOT_NAME   "ohci_pci"
 423 #define CONFIG_USB_STORAGE      1
 424
 425 /*
 426  * UBI
 427  */
 428 #define CONFIG_CMD_UBI
 429 #define CONFIG_RBTREE
 430 #define CONFIG_MTD_DEVICE
 431 #define CONFIG_MTD_PARTITIONS
 432 #define CONFIG_CMD_MTDPARTS
 433 #define CONFIG_LZO
 434
 435 #endif  /* __CONFIG_H */