include/configs/RPXsuper.h

   1 #ifndef __CONFIG_H
   2 #define __CONFIG_H
   3
   4
   5 /*****************************************************************************
   6  *
   7  * These settings must match the way _your_ board is set up
   8  *
   9  *****************************************************************************/
  10 /* for the AY-Revision which does not use the HRCW */
  11 #define CFG_DEFAULT_IMMR        0x00010000
  12
  13 /* What is the oscillator's (UX2) frequency in Hz? */
  14 #define CONFIG_8260_CLKIN  (66 * 1000 * 1000)
  15
  16 /* How is switch S2 set? We really only want the MODCK[1-3] bits, so
  17  * only the 3 least significant bits are important.
  18 */
  19 #define CFG_SBC_S2  0x04
  20
  21 /* What should MODCK_H be? It is dependent on the oscillator
  22  * frequency, MODCK[1-3], and desired CPM and core frequencies.
  23  * Some example values (all frequencies are in MHz):
  24  *
  25  * MODCK_H   MODCK[1-3]  Osc    CPM    Core
  26  * 0x2       0x2         33     133    133
  27  * 0x2       0x4         33     133    200
  28  * 0x5       0x5         66     133    133
  29  * 0x5       0x7         66     133    200
  30  */
  31 #define CFG_SBC_MODCK_H 0x06
  32
  33 #define CFG_SBC_BOOT_LOW 1      /* only for HRCW */
  34 #undef CFG_SBC_BOOT_LOW
  35
  36 /* What should the base address of the main FLASH be and how big is
  37  * it (in MBytes)? This must contain TEXT_BASE from board/sbc8260/config.mk
  38  * The main FLASH is whichever is connected to *CS0. U-Boot expects
  39  * this to be the SIMM.
  40  */
  41 #define CFG_FLASH0_BASE 0x80000000
  42 #define CFG_FLASH0_SIZE 16
  43
  44 /* What should the base address of the secondary FLASH be and how big
  45  * is it (in Mbytes)? The secondary FLASH is whichever is connected
  46  * to *CS6. U-Boot expects this to be the on board FLASH. If you don't
  47  * want it enabled, don't define these constants.
  48  */
  49 #define CFG_FLASH1_BASE 0
  50 #define CFG_FLASH1_SIZE 0
  51 #undef CFG_FLASH1_BASE
  52 #undef CFG_FLASH1_SIZE
  53
  54 /* What should be the base address of SDRAM DIMM and how big is
  55  * it (in Mbytes)?
  56 */
  57 #define CFG_SDRAM0_BASE 0x00000000
  58 #define CFG_SDRAM0_SIZE 64
  59
  60 /* What should be the base address of SDRAM DIMM and how big is
  61  * it (in Mbytes)?
  62 */
  63 #define CFG_SDRAM1_BASE 0x04000000
  64 #define CFG_SDRAM1_SIZE 32
  65
  66 /* What should be the base address of the LEDs and switch S0?
  67  * If you don't want them enabled, don't define this.
  68  */
  69 #define CFG_LED_BASE 0x00000000
  70
  71 /*
  72  * select serial console configuration
  73  *
  74  * if either CONFIG_CONS_ON_SMC or CONFIG_CONS_ON_SCC is selected, then
  75  * CONFIG_CONS_INDEX must be set to the channel number (1-2 for SMC, 1-4
  76  * for SCC).
  77  *
  78  * if CONFIG_CONS_NONE is defined, then the serial console routines must
  79  * defined elsewhere.
  80  */
  81 #define CONFIG_CONS_ON_SMC          /* define if console on SMC */
  82 #undef  CONFIG_CONS_ON_SCC          /* define if console on SCC */
  83 #undef  CONFIG_CONS_NONE            /* define if console on neither */
  84 #define CONFIG_CONS_INDEX    1      /* which SMC/SCC channel for console */
  85
  86 /*
  87  * select ethernet configuration
  88  *
  89  * if either CONFIG_ETHER_ON_SCC or CONFIG_ETHER_ON_FCC is selected, then
  90  * CONFIG_ETHER_INDEX must be set to the channel number (1-4 for SCC, 1-3
  91  * for FCC)
  92  *
  93  * if CONFIG_ETHER_NONE is defined, then either the ethernet routines must be
  94  * defined elsewhere (as for the console), or CONFIG_CMD_NET must be unset.
  95  */
  96 #undef  CONFIG_ETHER_ON_SCC           /* define if ethernet on SCC    */
  97 #define CONFIG_ETHER_ON_FCC           /* define if ethernet on FCC    */
  98 #undef  CONFIG_ETHER_NONE             /* define if ethernet on neither */
  99 #define CONFIG_ETHER_INDEX      3     /* which SCC/FCC channel for ethernet */
 100
 101 #if ( CONFIG_ETHER_INDEX == 3 )
 102
 103 /*
 104  * - Rx-CLK is CLK15
 105  * - Tx-CLK is CLK16
 106  * - RAM for BD/Buffers is on the 60x Bus (see 28-13)
 107  * - Enable Half Duplex in FSMR
 108  */
 109 # define CFG_CMXFCR_MASK        (CMXFCR_FC3|CMXFCR_RF3CS_MSK|CMXFCR_TF3CS_MSK)
 110 # define CFG_CMXFCR_VALUE       (CMXFCR_RF3CS_CLK15|CMXFCR_TF3CS_CLK16)
 111 # define CFG_CPMFCR_RAMTYPE     0
 112 /*#define CFG_FCC_PSMR          (FCC_PSMR_FDE|FCC_PSMR_LPB) */
 113 # define CFG_FCC_PSMR           0
 114
 115 #else /* CONFIG_ETHER_INDEX */
 116 # error "on RPX Super ethernet must be FCC3"
 117 #endif /* CONFIG_ETHER_INDEX */
 118
 119 #define CONFIG_HARD_I2C         1       /* I2C with hardware support    */
 120 #define CFG_I2C_SPEED           400000  /* I2C speed and slave address  */
 121 #define CFG_I2C_SLAVE           0x7F
 122
 123
 124 /* Define this to reserve an entire FLASH sector (256 KB) for
 125  * environment variables. Otherwise, the environment will be
 126  * put in the same sector as U-Boot, and changing variables
 127  * will erase U-Boot temporarily
 128  */
 129 #define CFG_ENV_IN_OWN_SECT
 130
 131 /* Define to allow the user to overwrite serial and ethaddr */
 132 #define CONFIG_ENV_OVERWRITE
 133
 134 /* What should the console's baud rate be? */
 135 #define CONFIG_BAUDRATE         115200
 136
 137 /* Ethernet MAC address */
 138 #define CONFIG_ETHADDR          08:00:22:50:70:63
 139
 140 #define CONFIG_IPADDR           192.168.1.99
 141 #define CONFIG_SERVERIP         192.168.1.3
 142
 143 /* Set to a positive value to delay for running BOOTCOMMAND */
 144 #define CONFIG_BOOTDELAY        -1
 145
 146 /* undef this to save memory */
 147 #define CFG_LONGHELP
 148
 149 /* Monitor Command Prompt       */
 150 #define CFG_PROMPT              "=> "
 151
 152
 153 /*
 154  * Command line configuration.
 155  */
 156 #include <config_cmd_default.h>
 157
 158 #define CONFIG_CMD_IMMAP
 159 #define CONFIG_CMD_ASKENV
 160 #define CONFIG_CMD_I2C
 161 #define CONFIG_CMD_REGINFO
 162
 163 #undef CONFIG_CMD_KGDB
 164
 165
 166 /* Where do the internal registers live? */
 167 #define CFG_IMMR               0xF0000000
 168
 169 /* Where do the on board registers (CS4) live? */
 170 #define CFG_REGS_BASE          0xFA000000
 171
 172 /*****************************************************************************
 173  *
 174  * You should not have to modify any of the following settings
 175  *
 176  *****************************************************************************/
 177
 178 #define CONFIG_MPC8260          1       /* This is an MPC8260 CPU   */
 179 #define CONFIG_RPXSUPER         1       /* on an Embedded Planet RPX Super Board  */
 180 #define CONFIG_CPM2             1       /* Has a CPM2 */
 181
 182 #define CONFIG_BOARD_EARLY_INIT_F 1     /* Call board_early_init_f      */
 183
 184 /*
 185  * Miscellaneous configurable options
 186  */
 187 #if defined(CONFIG_CMD_KGDB)
 188 #  define CFG_CBSIZE              1024       /* Console I/O Buffer Size      */
 189 #else
 190 #  define CFG_CBSIZE              256        /* Console I/O Buffer Size      */
 191 #endif
 192
 193 /* Print Buffer Size */
 194 #define CFG_PBSIZE        (CFG_CBSIZE + sizeof(CFG_PROMPT)+16)
 195
 196 #define CFG_MAXARGS       8            /* max number of command args   */
 197
 198 #define CFG_BARGSIZE      CFG_CBSIZE   /* Boot Argument Buffer Size    */
 199
 200 #define CFG_MEMTEST_START 0x04000000   /* memtest works on  */
 201 #define CFG_MEMTEST_END   0x06000000   /* 64-96 MB in SDRAM */
 202
 203 #define CONFIG_CLOCKS_IN_MHZ    1       /* clocks passsed to Linux in MHz */
 204
 205 #define CFG_LOAD_ADDR     0x100000     /* default load address */
 206 #define CFG_HZ            1000         /* decrementer freq: 1 ms ticks */
 207
 208 /* valid baudrates */
 209 #define CFG_BAUDRATE_TABLE      { 9600, 19200, 38400, 57600, 115200 }
 210
 211 /*
 212  * Low Level Configuration Settings
 213  * (address mappings, register initial values, etc.)
 214  * You should know what you are doing if you make changes here.
 215  */
 216
 217 #define CFG_FLASH_BASE    CFG_FLASH0_BASE
 218 #define CFG_SDRAM_BASE    CFG_SDRAM0_BASE
 219
 220 /*-----------------------------------------------------------------------
 221  * Hard Reset Configuration Words
 222  */
 223 #if defined(CFG_SBC_BOOT_LOW)
 224 #  define  CFG_SBC_HRCW_BOOT_FLAGS  (HRCW_CIP | HRCW_BMS)
 225 #else
 226 #  define  CFG_SBC_HRCW_BOOT_FLAGS  (0)
 227 #endif /* defined(CFG_SBC_BOOT_LOW) */
 228
 229 /* get the HRCW ISB field from CFG_IMMR */
 230 #define CFG_SBC_HRCW_IMMR ( ((CFG_IMMR & 0x10000000) >> 10) |\
 231                             ((CFG_IMMR & 0x01000000) >> 7)  |\
 232                             ((CFG_IMMR & 0x00100000) >> 4) )
 233
 234 #define CFG_HRCW_MASTER (HRCW_BPS11                           |\
 235                          HRCW_DPPC11                          |\
 236                          CFG_SBC_HRCW_IMMR                    |\
 237                          HRCW_MMR00                           |\
 238                          HRCW_LBPC11                          |\
 239                          HRCW_APPC10                          |\
 240                          HRCW_CS10PC00                        |\
 241                          (CFG_SBC_MODCK_H & HRCW_MODCK_H1111) |\
 242                          CFG_SBC_HRCW_BOOT_FLAGS)
 243
 244 /* no slaves */
 245 #define CFG_HRCW_SLAVE1 0
 246 #define CFG_HRCW_SLAVE2 0
 247 #define CFG_HRCW_SLAVE3 0
 248 #define CFG_HRCW_SLAVE4 0
 249 #define CFG_HRCW_SLAVE5 0
 250 #define CFG_HRCW_SLAVE6 0
 251 #define CFG_HRCW_SLAVE7 0
 252
 253 /*-----------------------------------------------------------------------
 254  * Definitions for initial stack pointer and data area (in DPRAM)
 255  */
 256 #define CFG_INIT_RAM_ADDR       CFG_IMMR
 257 #define CFG_INIT_RAM_END        0x4000  /* End of used area in DPRAM    */
 258 #define CFG_GBL_DATA_SIZE      128     /* bytes reserved for initial data */
 259 #define CFG_GBL_DATA_OFFSET    (CFG_INIT_RAM_END - CFG_GBL_DATA_SIZE)
 260 #define CFG_INIT_SP_OFFSET      CFG_GBL_DATA_OFFSET
 261
 262 /*-----------------------------------------------------------------------
 263  * Start addresses for the final memory configuration
 264  * (Set up by the startup code)
 265  * Please note that CFG_SDRAM_BASE _must_ start at 0
 266  * Note also that the logic that sets CFG_RAMBOOT is platform dependent.
 267  */
 268 #define CFG_MONITOR_BASE        (CFG_FLASH0_BASE + 0x00F00000)
 269
 270 #if (CFG_MONITOR_BASE < CFG_FLASH_BASE)
 271 #  define CFG_RAMBOOT
 272 #endif
 273
 274 #define CFG_MONITOR_LEN      (256 << 10)     /* Reserve 256 kB for Monitor   */
 275 #define CFG_MALLOC_LEN       (128 << 10)     /* Reserve 128 kB for malloc()  */
 276
 277 /*
 278  * For booting Linux, the board info and command line data
 279  * have to be in the first 8 MB of memory, since this is
 280  * the maximum mapped by the Linux kernel during initialization.
 281  */
 282 #define CFG_BOOTMAPSZ        (8 << 20)       /* Initial Memory map for Linux */
 283
 284 /*-----------------------------------------------------------------------
 285  * FLASH and environment organization
 286  */
 287 #define CFG_MAX_FLASH_BANKS   1       /* max number of memory banks         */
 288 #define CFG_MAX_FLASH_SECT    71      /* max number of sectors on one chip  */
 289
 290 #define CFG_FLASH_ERASE_TOUT  8000    /* Timeout for Flash Erase (in ms)    */
 291 #define CFG_FLASH_WRITE_TOUT  1       /* Timeout for Flash Write (in ms)    */
 292
 293 #ifndef CFG_RAMBOOT
 294 #  define CFG_ENV_IS_IN_FLASH  1
 295
 296 #  ifdef CFG_ENV_IN_OWN_SECT
 297 #    define CFG_ENV_ADDR       (CFG_MONITOR_BASE + 0x40000)
 298 #    define CFG_ENV_SECT_SIZE  0x40000
 299 #  else
 300 #    define CFG_ENV_ADDR (CFG_FLASH_BASE + CFG_MONITOR_LEN - CFG_ENV_SECT_SIZE)
 301 #    define CFG_ENV_SIZE       0x1000  /* Total Size of Environment Sector */
 302 #    define CFG_ENV_SECT_SIZE  0x10000 /* see README - env sect real size */
 303 #  endif /* CFG_ENV_IN_OWN_SECT */
 304 #else
 305 #  define CFG_ENV_IS_IN_NVRAM  1
 306 #  define CFG_ENV_ADDR         (CFG_MONITOR_BASE - 0x1000)
 307 #  define CFG_ENV_SIZE         0x200
 308 #endif /* CFG_RAMBOOT */
 309
 310 /*-----------------------------------------------------------------------
 311  * Cache Configuration
 312  */
 313 #define CFG_CACHELINE_SIZE      32      /* For MPC8260 CPU */
 314
 315 #if defined(CONFIG_CMD_KGDB)
 316 #  define CFG_CACHELINE_SHIFT     5     /* log base 2 of the above value */
 317 #endif
 318
 319 /*-----------------------------------------------------------------------
 320  * HIDx - Hardware Implementation-dependent Registers                    2-11
 321  *-----------------------------------------------------------------------
 322  * HID0 also contains cache control - initially enable both caches and
 323  * invalidate contents, then the final state leaves only the instruction
 324  * cache enabled. Note that Power-On and Hard reset invalidate the caches,
 325  * but Soft reset does not.
 326  *
 327  * HID1 has only read-only information - nothing to set.
 328  */
 329 #define CFG_HID0_INIT   (/*HID0_ICE  |*/\
 330                          /*HID0_DCE  |*/\
 331                          HID0_ICFI |\
 332                          HID0_DCI  |\
 333                          HID0_IFEM |\
 334                          HID0_ABE)
 335
 336 #define CFG_HID0_FINAL  (/*HID0_ICE  |*/\
 337                          HID0_IFEM |\
 338                          HID0_ABE  |\
 339                          HID0_EMCP)
 340 #define CFG_HID2        0
 341
 342 /*-----------------------------------------------------------------------
 343  * RMR - Reset Mode Register
 344  *-----------------------------------------------------------------------
 345  */
 346 #define CFG_RMR         0
 347
 348 /*-----------------------------------------------------------------------
 349  * BCR - Bus Configuration                                       4-25
 350  *-----------------------------------------------------------------------
 351  */
 352 #define CFG_BCR         (BCR_EBM   |\
 353                          BCR_PLDP  |\
 354                          BCR_EAV   |\
 355                          BCR_NPQM0)
 356
 357 /*-----------------------------------------------------------------------
 358  * SIUMCR - SIU Module Configuration                             4-31
 359  *-----------------------------------------------------------------------
 360  */
 361
 362 #define CFG_SIUMCR      (SIUMCR_L2CPC01 |\
 363                          SIUMCR_APPC10  |\
 364                          SIUMCR_CS10PC01)
 365
 366
 367 /*-----------------------------------------------------------------------
 368  * SYPCR - System Protection Control                            11-9
 369  * SYPCR can only be written once after reset!
 370  *-----------------------------------------------------------------------
 371  * Watchdog & Bus Monitor Timer max, 60x Bus Monitor enable
 372  */
 373 #define CFG_SYPCR       (SYPCR_SWTC |\
 374                          SYPCR_BMT  |\
 375                          SYPCR_PBME |\
 376                          SYPCR_LBME |\
 377                          SYPCR_SWRI |\
 378                          SYPCR_SWP)
 379
 380 /*-----------------------------------------------------------------------
 381  * TMCNTSC - Time Counter Status and Control                     4-40
 382  *-----------------------------------------------------------------------
 383  * Clear once per Second and Alarm Interrupt Status, Set 32KHz timersclk,
 384  * and enable Time Counter
 385  */
 386 #define CFG_TMCNTSC     (TMCNTSC_SEC |\
 387                          TMCNTSC_ALR |\
 388                          TMCNTSC_TCF |\
 389                          TMCNTSC_TCE)
 390
 391 /*-----------------------------------------------------------------------
 392  * PISCR - Periodic Interrupt Status and Control                 4-42
 393  *-----------------------------------------------------------------------
 394  * Clear Periodic Interrupt Status, Set 32KHz timersclk, and enable
 395  * Periodic timer
 396  */
 397 #define CFG_PISCR       (PISCR_PS  |\
 398                          PISCR_PTF |\
 399                          PISCR_PTE)
 400
 401 /*-----------------------------------------------------------------------
 402  * SCCR - System Clock Control                                   9-8
 403  *-----------------------------------------------------------------------
 404  */
 405 #define CFG_SCCR        (SCCR_DFBRG01)
 406
 407 /*-----------------------------------------------------------------------
 408  * RCCR - RISC Controller Configuration                         13-7
 409  *-----------------------------------------------------------------------
 410  */
 411 #define CFG_RCCR        0
 412
 413 /*
 414  * Init Memory Controller:
 415  *
 416  * Bank Bus     Machine PortSz  Device
 417  * ---- ---     ------- ------  ------
 418  *  0   60x     GPCM    64 bit  FLASH (BGA - 16MB AMD AM29DL323DB90)
 419  *  1   60x     SDRAM   64 bit  SDRAM (BGA - 64MB Hitachi HM5225325FBP-B60)
 420  *  2   Local   SDRAM   32 bit  SDRAM (BGA - 32MB Hitachi HM5225325FBP-B60)
 421  *  3   unused
 422  *  4   60x     GPCM     8 bit  Board Regs, LEDs, switches
 423  *  5   unused
 424  *  6   unused
 425  *  7   unused
 426  *  8   PCMCIA
 427  *  9   unused
 428  * 10   unused
 429  * 11   unused
 430 */
 431
 432 /* Bank 0 - FLASH
 433  *
 434  */
 435 #define CFG_BR0_PRELIM  ((CFG_FLASH0_BASE & BRx_BA_MSK) |\
 436                          BRx_PS_64                      |\
 437                          BRx_DECC_NONE                  |\
 438                          BRx_MS_GPCM_P                  |\
 439                          BRx_V)
 440
 441 #define CFG_OR0_PRELIM  (MEG_TO_AM(CFG_FLASH0_SIZE)     |\
 442                          ORxG_CSNT                      |\
 443                          ORxG_ACS_DIV1                  |\
 444                          ORxG_SCY_6_CLK                 |\
 445                          ORxG_EHTR)
 446
 447 /* Bank 1 - SDRAM
 448  *
 449  */
 450 #define CFG_BR1_PRELIM  ((CFG_SDRAM0_BASE & BRx_BA_MSK) |\
 451                          BRx_PS_64                      |\
 452                          BRx_MS_SDRAM_P                 |\
 453                          BRx_V)
 454
 455 #define CFG_OR1_PRELIM  (MEG_TO_AM(CFG_SDRAM0_SIZE)     |\
 456                          ORxS_BPD_4                     |\
 457                          ORxS_ROWST_PBI0_A8             |\
 458                          ORxS_NUMR_12                   |\
 459                          ORxS_IBID)
 460
 461 #define CFG_PSDMR       0x014DA412
 462 #define CFG_PSRT        0x79
 463
 464
 465 /* Bank 2 - SDRAM
 466  *
 467  */
 468 #define CFG_BR2_PRELIM  ((CFG_SDRAM1_BASE & BRx_BA_MSK) |\
 469                          BRx_PS_32                      |\
 470                          BRx_MS_SDRAM_L                 |\
 471                          BRx_V)
 472
 473 #define CFG_OR2_PRELIM  (MEG_TO_AM(CFG_SDRAM1_SIZE)     |\
 474                          ORxS_BPD_4                     |\
 475                          ORxS_ROWST_PBI0_A9             |\
 476                          ORxS_NUMR_12)
 477
 478 #define CFG_LSDMR       0x0169A512
 479 #define CFG_LSRT        0x79
 480
 481 #define CFG_MPTPR       (0x0800 & MPTPR_PTP_MSK)
 482
 483 /* Bank 4 - On board registers
 484  *
 485  */
 486 #define CFG_BR4_PRELIM   ((CFG_REGS_BASE & BRx_BA_MSK)  |\
 487                            BRx_PS_8                     |\
 488                            BRx_MS_GPCM_P                |\
 489                            BRx_V)
 490
 491 #define CFG_OR4_PRELIM    (ORxG_AM_MSK                 |\
 492                            ORxG_CSNT                   |\
 493                            ORxG_ACS_DIV1               |\
 494                            ORxG_SCY_5_CLK              |\
 495                            ORxG_TRLX)
 496
 497 /*
 498  * Internal Definitions
 499  *
 500  * Boot Flags
 501  */
 502 #define BOOTFLAG_COLD   0x01    /* Normal Power-On: Boot from FLASH  */
 503 #define BOOTFLAG_WARM   0x02    /* Software reboot                   */
 504
 505 #endif  /* __CONFIG_H */