include/configs/SPD823TS.h

   1 /*
   2  * (C) Copyright 2000
   3  * Wolfgang Denk, DENX Software Engineering, wd@denx.de.
   4  *
   5  * See file CREDITS for list of people who contributed to this
   6  * project.
   7  *
   8  * This program is free software; you can redistribute it and/or
   9  * modify it under the terms of the GNU General Public License as
  10  * published by the Free Software Foundation; either version 2 of
  11  * the License, or (at your option) any later version.
  12  *
  13  * This program is distributed in the hope that it will be useful,
  14  * but WITHOUT ANY WARRANTY; without even the implied warranty of
  15  * MERCHANTABILITY or FITNESS FOR A PARTICULAR PURPOSE.  See the
  16  * GNU General Public License for more details.
  17  *
  18  * You should have received a copy of the GNU General Public License
  19  * along with this program; if not, write to the Free Software
  20  * Foundation, Inc., 59 Temple Place, Suite 330, Boston,
  21  * MA 02111-1307 USA
  22  */
  23
  24 /*
  25  * board/config.h - configuration options, board specific
  26  */
  27
  28 #ifndef __CONFIG_H
  29 #define __CONFIG_H
  30
  31 /*
  32  * High Level Configuration Options
  33  * (easy to change)
  34  */
  35
  36 #define CONFIG_MPC823           1       /* This is a MPC823 CPU         */
  37 #define CONFIG_SPD823TS         1       /* ...on a SPD823TS board       */
  38
  39 #define CONFIG_8xx_CONS_SMC1    1       /* Console is on SMC1           */
  40 #undef  CONFIG_8xx_CONS_SMC2
  41 #undef  CONFIG_8xx_CONS_NONE
  42 #define CONFIG_BAUDRATE         115200
  43 #if 0
  44 #define CONFIG_BOOTDELAY        -1      /* autoboot disabled            */
  45 #else
  46 #define CONFIG_BOOTDELAY        5       /* autoboot after 5 seconds     */
  47 #endif
  48
  49 #define CONFIG_CLOCKS_IN_MHZ    1       /* clocks passsed to Linux in MHz */
  50
  51 #define CONFIG_BOOTCOMMAND      "bootp" /* autoboot command             */
  52
  53 #define CONFIG_BOOTARGS         "root=/dev/nfs rw "                     \
  54                                 "nfsroot=10.0.0.2:/opt/eldk/ppc_8xx "   \
  55                                 "nfsaddrs=10.0.0.99:10.0.0.2"
  56
  57 #define CONFIG_LOADS_ECHO       1       /* echo on for serial download  */
  58 #undef  CFG_LOADS_BAUD_CHANGE           /* don't allow baudrate change  */
  59
  60 #undef  CONFIG_WATCHDOG                 /* watchdog disabled            */
  61
  62
  63 /*
  64  * Command line configuration.
  65  */
  66 #include <config_cmd_default.h>
  67
  68 #define CONFIG_CMD_IDE
  69
  70 #undef CONFIG_CMD_FLASH
  71
  72
  73 #define CONFIG_MAC_PARTITION
  74 #define CONFIG_DOS_PARTITION
  75
  76 #define CONFIG_BOOTP_MASK       (CONFIG_BOOTP_DEFAULT | CONFIG_BOOTP_BOOTFILESIZE)
  77
  78 /*----------------------------------------------------------------------*/
  79 #define CONFIG_ETHADDR          00:D0:93:00:01:CB
  80 #define CONFIG_IPADDR           10.0.0.98
  81 #define CONFIG_SERVERIP         10.0.0.1
  82 #undef  CONFIG_BOOTCOMMAND
  83 #define CONFIG_BOOTCOMMAND      "tftp 200000 uImage;bootm 200000"
  84 /*----------------------------------------------------------------------*/
  85
  86 /*
  87  * Miscellaneous configurable options
  88  */
  89 #define CFG_LONGHELP                    /* undef to save memory         */
  90 #define CFG_PROMPT      "=> "           /* Monitor Command Prompt       */
  91 #if defined(CONFIG_CMD_KGDB)
  92 #define CFG_CBSIZE      1024            /* Console I/O Buffer Size      */
  93 #else
  94 #define CFG_CBSIZE      256             /* Console I/O Buffer Size      */
  95 #endif
  96 #define CFG_PBSIZE (CFG_CBSIZE+sizeof(CFG_PROMPT)+16) /* Print Buffer Size */
  97 #define CFG_MAXARGS     16              /* max number of command args   */
  98 #define CFG_BARGSIZE    CFG_CBSIZE      /* Boot Argument Buffer Size    */
  99
 100 #define CFG_MEMTEST_START       0x00100000      /* memtest works on     */
 101 #define CFG_MEMTEST_END         0x00F00000      /* 1 ... 15MB in DRAM   */
 102
 103 #define CFG_LOAD_ADDR           0x00100000      /* default load address */
 104
 105 #define CFG_PIO_MODE            0       /* IDE interface in PIO Mode 0  */
 106
 107 #define CFG_PC_IDE_RESET        ((ushort)0x0008)        /* PC 12        */
 108
 109 #define CFG_HZ          1000            /* decrementer freq: 1 ms ticks */
 110
 111 #define CFG_BAUDRATE_TABLE      { 9600, 19200, 38400, 57600, 115200 }
 112
 113 /*
 114  * Low Level Configuration Settings
 115  * (address mappings, register initial values, etc.)
 116  * You should know what you are doing if you make changes here.
 117  */
 118 /*-----------------------------------------------------------------------
 119  * Internal Memory Mapped Register
 120  */
 121 #define CFG_IMMR                0xFFF00000 /* was: 0xFF000000 */
 122
 123 /*-----------------------------------------------------------------------
 124  * Definitions for initial stack pointer and data area (in DPRAM)
 125  */
 126 #define CFG_INIT_RAM_ADDR       CFG_IMMR
 127 #define CFG_INIT_RAM_END        0x2F00  /* End of used area in DPRAM    */
 128 #define CFG_GBL_DATA_SIZE       64  /* size in bytes reserved for initial data */
 129 #define CFG_GBL_DATA_OFFSET     (CFG_INIT_RAM_END - CFG_GBL_DATA_SIZE)
 130 #define CFG_INIT_SP_OFFSET      CFG_GBL_DATA_OFFSET
 131
 132 /*-----------------------------------------------------------------------
 133  * Start addresses for the final memory configuration
 134  * (Set up by the startup code)
 135  * Please note that CFG_SDRAM_BASE _must_ start at 0
 136  */
 137 #define CFG_SDRAM_BASE          0x00000000
 138 #define CFG_FLASH_BASE          0xFF000000
 139 #ifdef  DEBUG
 140 #define CFG_MONITOR_LEN         (512 << 10)     /* Reserve 512 kB for Monitor   */
 141 #else
 142 #define CFG_MONITOR_LEN         (256 << 10)     /* Reserve 256 kB for Monitor   */
 143 #endif
 144 #define CFG_MONITOR_BASE        CFG_FLASH_BASE
 145 #define CFG_MALLOC_LEN          (128 << 10)     /* Reserve 128 kB for malloc()  */
 146
 147 /*
 148  * For booting Linux, the board info and command line data
 149  * have to be in the first 8 MB of memory, since this is
 150  * the maximum mapped by the Linux kernel during initialization.
 151  */
 152 #define CFG_BOOTMAPSZ           (8 << 20)       /* Initial Memory map for Linux */
 153 /*-----------------------------------------------------------------------
 154  * FLASH organization
 155  */
 156 #define CFG_MAX_FLASH_BANKS     0       /* max number of memory banks           */
 157 #define CFG_MAX_FLASH_SECT      0       /* max number of sectors on one chip    */
 158
 159 #define CFG_FLASH_ERASE_TOUT    0       /* Timeout for Flash Erase (in ms)      */
 160 #define CFG_FLASH_WRITE_TOUT    0       /* Timeout for Flash Write (in ms)      */
 161
 162 #define CFG_ENV_IS_IN_FLASH     1
 163 #define CFG_ENV_OFFSET          0x8000  /*   Offset   of Environment Sector     */
 164 #define CFG_ENV_SIZE            0x0800  /* Total Size of Environment Sector     */
 165 /*-----------------------------------------------------------------------
 166  * Cache Configuration
 167  */
 168 #define CFG_CACHELINE_SIZE      16      /* For all MPC8xx CPUs                  */
 169 #if defined(CONFIG_CMD_KGDB)
 170 #define CFG_CACHELINE_SHIFT     4       /* log base 2 of the above value        */
 171 #endif
 172
 173 /*-----------------------------------------------------------------------
 174  * SYPCR - System Protection Control                            11-9
 175  * SYPCR can only be written once after reset!
 176  *-----------------------------------------------------------------------
 177  * Software & Bus Monitor Timer max, Bus Monitor enable, SW Watchdog freeze
 178  */
 179 #if defined(CONFIG_WATCHDOG)
 180 #define CFG_SYPCR       (SYPCR_SWTC | SYPCR_BMT | SYPCR_BME | SYPCR_SWF | \
 181                          SYPCR_SWE  | SYPCR_SWRI| SYPCR_SWP)
 182 #else
 183 #define CFG_SYPCR       (SYPCR_SWTC | SYPCR_BMT | SYPCR_BME | SYPCR_SWF | SYPCR_SWP)
 184 #endif
 185
 186 /*-----------------------------------------------------------------------
 187  * SIUMCR - SIU Module Configuration                            11-6
 188  *-----------------------------------------------------------------------
 189  * PCMCIA config., multi-function pin tri-state
 190  */
 191 /* 0x00000040 */
 192 #define CFG_SIUMCR      (SIUMCR_DBGC00 | SIUMCR_DBPC00 | SIUMCR_MLRC00 | SIUMCR_GB5E)
 193
 194 /*-----------------------------------------------------------------------
 195  * TBSCR - Time Base Status and Control                         11-26
 196  *-----------------------------------------------------------------------
 197  * Clear Reference Interrupt Status, Timebase freezing enabled
 198  */
 199 #define CFG_TBSCR       (TBSCR_REFA | TBSCR_REFB | TBSCR_TBF)
 200
 201 /*-----------------------------------------------------------------------
 202  * PISCR - Periodic Interrupt Status and Control                11-31
 203  *-----------------------------------------------------------------------
 204  * Clear Periodic Interrupt Status, Interrupt Timer freezing enabled
 205  */
 206 #define CFG_PISCR       (PISCR_PS | PISCR_PITF)
 207
 208 /*-----------------------------------------------------------------------
 209  * PLPRCR - PLL, Low-Power, and Reset Control Register          15-30
 210  *-----------------------------------------------------------------------
 211  * Reset PLL lock status sticky bit, timer expired status bit and timer
 212  * interrupt status bit, set PLL multiplication factor !
 213  */
 214 /* 0x00b0c0c0 */
 215 #define CFG_PLPRCR                                                      \
 216                 (       (11 << PLPRCR_MF_SHIFT) |                       \
 217                         PLPRCR_SPLSS | PLPRCR_TEXPS | /*PLPRCR_TMIST|*/ \
 218                         /*PLPRCR_CSRC|*/ PLPRCR_LPM_NORMAL |            \
 219                         PLPRCR_CSR   | PLPRCR_LOLRE /*|PLPRCR_FIOPD*/   \
 220                 )
 221
 222 /*-----------------------------------------------------------------------
 223  * SCCR - System Clock and reset Control Register               15-27
 224  *-----------------------------------------------------------------------
 225  * Set clock output, timebase and RTC source and divider,
 226  * power management and some other internal clocks
 227  */
 228 #define SCCR_MASK       SCCR_EBDF11
 229 /* 0x01800014 */
 230 #define CFG_SCCR        (SCCR_COM00     | /*SCCR_TBS|*/         \
 231                          SCCR_RTDIV     |   SCCR_RTSEL    |     \
 232                          /*SCCR_CRQEN|*/  /*SCCR_PRQEN|*/       \
 233                          SCCR_EBDF00    |   SCCR_DFSYNC00 |     \
 234                          SCCR_DFBRG00   |   SCCR_DFNL000  |     \
 235                          SCCR_DFNH000   |   SCCR_DFLCD101 |     \
 236                          SCCR_DFALCD00)
 237
 238 /*-----------------------------------------------------------------------
 239  * RTCSC - Real-Time Clock Status and Control Register
 240  *-----------------------------------------------------------------------
 241  */
 242 /* 0x00C3 */
 243 #define CFG_RTCSC       (RTCSC_SEC | RTCSC_ALR | RTCSC_RTF| RTCSC_RTE)
 244
 245
 246 /*-----------------------------------------------------------------------
 247  * RCCR - RISC Controller Configuration Register
 248  *-----------------------------------------------------------------------
 249  */
 250 /* TIMEP=2 */
 251 #define CFG_RCCR 0x0200
 252
 253 /*-----------------------------------------------------------------------
 254  * RMDS - RISC Microcode Development Support Control Register
 255  *-----------------------------------------------------------------------
 256  */
 257 #define CFG_RMDS 0
 258
 259 /*-----------------------------------------------------------------------
 260  * SDSR - SDMA Status Register
 261  *-----------------------------------------------------------------------
 262  */
 263 #define CFG_SDSR ((u_char)0x83)
 264
 265 /*-----------------------------------------------------------------------
 266  * SDMR - SDMA Mask Register
 267  *-----------------------------------------------------------------------
 268  */
 269 #define CFG_SDMR ((u_char)0x00)
 270
 271 /*-----------------------------------------------------------------------
 272  *
 273  * Interrupt Levels
 274  *-----------------------------------------------------------------------
 275  */
 276 #define CFG_CPM_INTERRUPT       13      /* SIU_LEVEL6   */
 277
 278 /*-----------------------------------------------------------------------
 279  * PCMCIA stuff
 280  *-----------------------------------------------------------------------
 281  *
 282  */
 283 #define CFG_PCMCIA_MEM_ADDR     (0xE0000000)
 284 #define CFG_PCMCIA_MEM_SIZE     ( 64 << 20 )
 285 #define CFG_PCMCIA_DMA_ADDR     (0xE4000000)
 286 #define CFG_PCMCIA_DMA_SIZE     ( 64 << 20 )
 287 #define CFG_PCMCIA_ATTRB_ADDR   (0xE8000000)
 288 #define CFG_PCMCIA_ATTRB_SIZE   ( 64 << 20 )
 289 #define CFG_PCMCIA_IO_ADDR      (0xEC000000)
 290 #define CFG_PCMCIA_IO_SIZE      ( 64 << 20 )
 291
 292 /*-----------------------------------------------------------------------
 293  * IDE/ATA stuff
 294  *-----------------------------------------------------------------------
 295  */
 296 #define CONFIG_IDE_8xx_DIRECT   1       /* PCMCIA interface required    */
 297 #define CONFIG_IDE_LED          1       /* LED   for ide supported      */
 298 #define CONFIG_IDE_RESET        1       /* reset for ide supported      */
 299
 300 #define CFG_IDE_MAXBUS          2       /* max. 2 IDE busses            */
 301 #define CFG_IDE_MAXDEVICE       (CFG_IDE_MAXBUS*2) /* max. 2 drives per IDE bus */
 302
 303 #define CFG_ATA_BASE_ADDR       0xFE100000
 304 #define CFG_ATA_IDE0_OFFSET     0x0000
 305 #define CFG_ATA_IDE1_OFFSET     0x0C00
 306
 307 #define CFG_ATA_DATA_OFFSET     0x0000  /* Offset for data I/O                  */
 308 #define CFG_ATA_REG_OFFSET      0x0080  /* Offset for normal register accesses  */
 309 #define CFG_ATA_ALT_OFFSET      0x0100  /* Offset for alternate registers       */
 310
 311 /*-----------------------------------------------------------------------
 312  *
 313  *-----------------------------------------------------------------------
 314  *
 315  */
 316 #define CFG_DER 0
 317
 318 /*
 319  * Init Memory Controller:
 320  *
 321  * BR0/1 and OR0/1 (FLASH)
 322  */
 323
 324 #define FLASH_BASE0_PRELIM      0xFF000000      /* FLASH bank #0        */
 325 #define FLASH_BASE1_PRELIM      0xFF080000      /* FLASH bank #1        */
 326
 327 /* used to re-map FLASH both when starting from SRAM or FLASH:
 328  * restrict access enough to keep SRAM working (if any)
 329  * but not too much to meddle with FLASH accesses
 330  */
 331 /* EPROMs are 512kb */
 332 #define CFG_REMAP_OR_AM         0xFFF80000      /* OR addr mask */
 333 #define CFG_PRELIM_OR_AM        0xFFF80000      /* OR addr mask */
 334
 335 /* FLASH timing: ACS = 11, TRLX = 0, CSNT = 1, SCY = 5, EHTR = 1        */
 336 #define CFG_OR_TIMING_FLASH     (/* OR_CSNT_SAM | */ OR_ACS_DIV4 | OR_BI | \
 337                                  OR_SCY_5_CLK | OR_EHTR)
 338
 339 #define CFG_OR0_REMAP   (CFG_REMAP_OR_AM  | CFG_OR_TIMING_FLASH)
 340 #define CFG_OR0_PRELIM  (CFG_PRELIM_OR_AM | CFG_OR_TIMING_FLASH)
 341 /* 16 bit, bank valid */
 342 #define CFG_BR0_PRELIM  ((FLASH_BASE0_PRELIM & BR_BA_MSK) | BR_PS_16 | BR_V )
 343
 344 #define CFG_OR1_REMAP   CFG_OR0_REMAP
 345 #define CFG_OR1_PRELIM  CFG_OR0_PRELIM
 346 /* 16 bit, bank valid */
 347 #define CFG_BR1_PRELIM  ((FLASH_BASE1_PRELIM & BR_BA_MSK) | BR_PS_16 | BR_V )
 348
 349 /*
 350  * BR2-5 and OR2-5 (SRAM/SDRAM/PER8/SHARC)
 351  *
 352  */
 353 #define SRAM_BASE       0xFE200000      /* SRAM bank */
 354 #define SRAM_OR_AM      0xFFE00000      /* SRAM is 2 MB */
 355
 356 #define SDRAM_BASE3_PRELIM      0x00000000      /* SDRAM bank */
 357 #define SDRAM_PRELIM_OR_AM      0xF8000000      /* map max. 128 MB */
 358 #define SDRAM_MAX_SIZE          0x04000000      /* max 64 MB SDRAM */
 359
 360 #define PER8_BASE       0xFE000000      /* PER8 bank */
 361 #define PER8_OR_AM      0xFFF00000      /* PER8 is 1 MB */
 362
 363 #define SHARC_BASE      0xFE400000      /* SHARC bank */
 364 #define SHARC_OR_AM     0xFFC00000      /* SHARC is 4 MB */
 365
 366 /* SRAM timing: Multiplexed addresses, GPL5 output to GPL5_A (don't care)       */
 367
 368 #define CFG_OR_TIMING_SRAM      0x00000D42      /* SRAM-Timing */
 369 #define CFG_OR2 (SRAM_OR_AM | CFG_OR_TIMING_SRAM )
 370 #define CFG_BR2 ((SRAM_BASE & BR_BA_MSK) | BR_PS_16 | BR_V )
 371
 372 /* SDRAM timing: Multiplexed addresses, GPL5 output to GPL5_A (don't care)      */
 373
 374 #define CFG_OR_TIMING_SDRAM     0x00000A00      /* SDRAM-Timing */
 375 #define CFG_OR3_PRELIM  (SDRAM_PRELIM_OR_AM | CFG_OR_TIMING_SDRAM )
 376 #define CFG_BR3_PRELIM  ((SDRAM_BASE3_PRELIM & BR_BA_MSK) | BR_MS_UPMB | BR_V )
 377
 378 #define CFG_OR_TIMING_PER8      0x00000F32      /* PER8-Timing */
 379 #define CFG_OR4 (PER8_OR_AM | CFG_OR_TIMING_PER8 )
 380 #define CFG_BR4 ((PER8_BASE & BR_BA_MSK) | BR_PS_8 | BR_V )
 381
 382 #define CFG_OR_TIMING_SHARC     0x00000700      /* SHARC-Timing */
 383 #define CFG_OR5 (SHARC_OR_AM | CFG_OR_TIMING_SHARC )
 384 #define CFG_BR5 ((SHARC_BASE & BR_BA_MSK) | BR_PS_32 | BR_MS_UPMA | BR_V )
 385 /*
 386  * Memory Periodic Timer Prescaler
 387  */
 388
 389 /* periodic timer for refresh */
 390 #define CFG_MBMR_PTB    204
 391
 392 /* refresh rate 15.6 us (= 64 ms / 4K = 62.4 / quad bursts) for <= 128 MBit     */
 393 #define CFG_MPTPR_2BK_4K        MPTPR_PTP_DIV16         /* setting for 2 banks  */
 394 #define CFG_MPTPR_1BK_4K        MPTPR_PTP_DIV32         /* setting for 1 bank   */
 395
 396 /* refresh rate 7.8 us (= 64 ms / 8K = 31.2 / quad bursts) for 256 MBit         */
 397 #define CFG_MPTPR_2BK_8K        MPTPR_PTP_DIV8          /* setting for 2 banks  */
 398 #define CFG_MPTPR_1BK_8K        MPTPR_PTP_DIV16         /* setting for 1 bank   */
 399
 400 /*
 401  * MBMR settings for SDRAM
 402  */
 403
 404 /* 8 column SDRAM */
 405 #define CFG_MBMR_8COL   ((CFG_MBMR_PTB << MBMR_PTB_SHIFT)  | \
 406                          MBMR_AMB_TYPE_0 | MBMR_DSB_1_CYCL | MBMR_G0CLB_A11 |   \
 407                          MBMR_RLFB_1X    | MBMR_WLFB_1X    | MBMR_TLFB_4X)
 408
 409 /*
 410  * Internal Definitions
 411  *
 412  * Boot Flags
 413  */
 414 #define BOOTFLAG_COLD   0x01            /* Normal Power-On: Boot from FLASH     */
 415 #define BOOTFLAG_WARM   0x02            /* Software reboot                      */
 416
 417 #endif  /* __CONFIG_H */