include/configs/bms2003.h

   1 /*
   2  * (C) Copyright 2000-2003
   3  * Wolfgang Denk, DENX Software Engineering, wd@denx.de.
   4  *
   5  * See file CREDITS for list of people who contributed to this
   6  * project.
   7  *
   8  * This program is free software; you can redistribute it and/or
   9  * modify it under the terms of the GNU General Public License as
  10  * published by the Free Software Foundation; either version 2 of
  11  * the License, or (at your option) any later version.
  12  *
  13  * This program is distributed in the hope that it will be useful,
  14  * but WITHOUT ANY WARRANTY; without even the implied warranty of
  15  * MERCHANTABILITY or FITNESS FOR A PARTICULAR PURPOSE.  See the
  16  * GNU General Public License for more details.
  17  *
  18  * You should have received a copy of the GNU General Public License
  19  * along with this program; if not, write to the Free Software
  20  * Foundation, Inc., 59 Temple Place, Suite 330, Boston,
  21  * MA 02111-1307 USA
  22  */
  23
  24 /*
  25  * board/config.h - configuration options, board specific
  26  */
  27
  28 #ifndef __CONFIG_H
  29 #define __CONFIG_H
  30
  31 /*
  32  * High Level Configuration Options
  33  * (easy to change)
  34  */
  35
  36 #define CONFIG_BMS2003
  37 #define CONFIG_MPC823           1       /* This is a MPC823 CPU         */
  38 #define CONFIG_TQM823L          1       /* ...on a TQM8xxL module       */
  39
  40 #define CONFIG_LCD
  41 #define CONFIG_NEC_NL6448BC33_54        /* NEC NL6448BC33_54 display    */
  42
  43 #ifdef  CONFIG_LCD                      /* with LCD controller ?        */
  44 #define CONFIG_SPLASH_SCREEN            /* ... with splashscreen support*/
  45 #endif
  46
  47 #define CONFIG_8xx_CONS_SMC1    1       /* Console is on SMC1           */
  48 #undef  CONFIG_8xx_CONS_SMC2
  49 #undef  CONFIG_8xx_CONS_NONE
  50 #define CONFIG_BAUDRATE         115200  /* console baudrate = 115kbps   */
  51
  52 #define CONFIG_PS2KBD                   /* AT-PS/2 Keyboard             */
  53 #define CONFIG_PS2MULT                  /* .. on PS/2 Multiplexer               */
  54 #define CONFIG_PS2SERIAL        2       /* .. on COM3                   */
  55
  56 #define CONFIG_BOOTCOUNT_LIMIT
  57
  58 #define CONFIG_BOOTDELAY        5       /* autoboot after 5 seconds     */
  59
  60 #define CONFIG_BOARD_TYPES      1       /* support board types          */
  61
  62 #define CONFIG_PREBOOT  "echo;echo Type \"run flash_nfs\" to mount root filesystem over NFS;echo"
  63
  64 #undef  CONFIG_BOOTARGS
  65
  66 #define CONFIG_EXTRA_ENV_SETTINGS                                       \
  67         "netdev=eth0\0"                                                 \
  68         "nfsargs=setenv bootargs root=/dev/nfs rw "                     \
  69                 "nfsroot=$(serverip):$(rootpath)\0"                     \
  70         "ramargs=setenv bootargs root=/dev/ram rw\0"                    \
  71         "addip=setenv bootargs $(bootargs) "                            \
  72                 "ip=$(ipaddr):$(serverip):$(gatewayip):$(netmask)"      \
  73                 ":$(hostname):$(netdev):off panic=1\0"                  \
  74         "flash_nfs=run nfsargs addip;"                                  \
  75                 "bootm $(kernel_addr)\0"                                \
  76         "flash_self=run ramargs addip;"                                 \
  77                 "bootm $(kernel_addr) $(ramdisk_addr)\0"                \
  78         "net_nfs=tftp 200000 $(bootfile);run nfsargs addip;bootm\0"     \
  79         "rootpath=/opt/eldk/ppc_8xx\0"                                  \
  80         "bootfile=/tftpboot/TQM860L/uImage\0"                           \
  81         "kernel_addr=40040000\0"                                        \
  82         "ramdisk_addr=40100000\0"                                       \
  83         ""
  84 #define CONFIG_BOOTCOMMAND      "run flash_self"
  85
  86 #define CONFIG_MISC_INIT_R  1
  87
  88 #define CONFIG_LOADS_ECHO       1       /* echo on for serial download  */
  89 #undef  CFG_LOADS_BAUD_CHANGE           /* don't allow baudrate change  */
  90
  91 /* enable I2C and select the hardware/software driver */
  92 #undef  CONFIG_HARD_I2C                 /* I2C with hardware support    */
  93 #define CONFIG_SOFT_I2C         1       /* I2C bit-banged               */
  94
  95 #define CFG_I2C_SPEED           40000   /* 40 kHz is supposed to work   */
  96 #define CFG_I2C_SLAVE           0xFE
  97
  98 /* Software (bit-bang) I2C driver configuration */
  99 #define PB_SCL          0x00000020      /* PB 26 */
 100 #define PB_SDA          0x00000010      /* PB 27 */
 101
 102 #define I2C_INIT        (immr->im_cpm.cp_pbdir |=  PB_SCL)
 103 #define I2C_ACTIVE      (immr->im_cpm.cp_pbdir |=  PB_SDA)
 104 #define I2C_TRISTATE    (immr->im_cpm.cp_pbdir &= ~PB_SDA)
 105 #define I2C_READ        ((immr->im_cpm.cp_pbdat & PB_SDA) != 0)
 106 #define I2C_SDA(bit)    if(bit) immr->im_cpm.cp_pbdat |=  PB_SDA; \
 107                         else    immr->im_cpm.cp_pbdat &= ~PB_SDA
 108 #define I2C_SCL(bit)    if(bit) immr->im_cpm.cp_pbdat |=  PB_SCL; \
 109                         else    immr->im_cpm.cp_pbdat &= ~PB_SCL
 110 #define I2C_DELAY       udelay(5)       /* 1/4 I2C clock duration */
 111
 112 #undef  CONFIG_WATCHDOG                 /* watchdog disabled            */
 113
 114 #define CONFIG_STATUS_LED       1       /* Status LED enabled           */
 115
 116 #define CONFIG_CAN_DRIVER       1       /* CAN Driver support enabled   */
 117
 118 #define CONFIG_BOOTP_MASK       (CONFIG_BOOTP_DEFAULT | CONFIG_BOOTP_BOOTFILESIZE)
 119
 120 #define CONFIG_MAC_PARTITION
 121 #define CONFIG_DOS_PARTITION
 122
 123 #define CONFIG_RTC_DS1337               /* Use ds1337 rtc via i2c       */
 124 #define CFG_I2C_RTC_ADDR 0x68           /* at address 0x68              */
 125
 126 #ifdef  CONFIG_SPLASH_SCREEN
 127 # define CONFIG_COMMANDS      ( CONFIG_CMD_DFL  | \
 128                                 CFG_CMD_ASKENV  | \
 129                                 CFG_CMD_BMP     | \
 130                                 CFG_CMD_DATE    | \
 131                                 CFG_CMD_DHCP    | \
 132                                 CFG_CMD_I2C     | \
 133                                 CFG_CMD_IDE     )
 134 #else
 135 # define CONFIG_COMMANDS      ( CONFIG_CMD_DFL  | \
 136                                 CFG_CMD_ASKENV  | \
 137                                 CFG_CMD_DATE    | \
 138                                 CFG_CMD_DHCP    | \
 139                                 CFG_CMD_I2C     | \
 140                                 CFG_CMD_IDE     )
 141 #endif
 142
 143 /* this must be included AFTER the definition of CONFIG_COMMANDS (if any) */
 144 #include <cmd_confdefs.h>
 145
 146 /*
 147  * Miscellaneous configurable options
 148  */
 149 #define CFG_LONGHELP                    /* undef to save memory         */
 150 #define CFG_PROMPT              "=> "   /* Monitor Command Prompt       */
 151
 152 #if 0
 153 #define CFG_HUSH_PARSER         1       /* use "hush" command parser    */
 154 #endif
 155 #ifdef  CFG_HUSH_PARSER
 156 #define CFG_PROMPT_HUSH_PS2     "> "
 157 #endif
 158
 159 #if (CONFIG_COMMANDS & CFG_CMD_KGDB)
 160 #define CFG_CBSIZE              1024    /* Console I/O Buffer Size      */
 161 #else
 162 #define CFG_CBSIZE              256     /* Console I/O Buffer Size      */
 163 #endif
 164 #define CFG_PBSIZE (CFG_CBSIZE+sizeof(CFG_PROMPT)+16) /* Print Buffer Size */
 165 #define CFG_MAXARGS             16      /* max number of command args   */
 166 #define CFG_BARGSIZE    CFG_CBSIZE      /* Boot Argument Buffer Size    */
 167
 168 #define CFG_MEMTEST_START       0x0400000       /* memtest works on     */
 169 #define CFG_MEMTEST_END         0x0C00000       /* 4 ... 12 MB in DRAM  */
 170
 171 #define CFG_LOAD_ADDR           0x100000        /* default load address */
 172
 173 #define CFG_HZ                  1000    /* decrementer freq: 1 ms ticks */
 174
 175 #define CFG_BAUDRATE_TABLE      { 9600, 19200, 38400, 57600, 115200 }
 176
 177 /*
 178  * Low Level Configuration Settings
 179  * (address mappings, register initial values, etc.)
 180  * You should know what you are doing if you make changes here.
 181  */
 182 /*-----------------------------------------------------------------------
 183  * Internal Memory Mapped Register
 184  */
 185 #define CFG_IMMR                0xFFF00000
 186
 187 /*-----------------------------------------------------------------------
 188  * Definitions for initial stack pointer and data area (in DPRAM)
 189  */
 190 #define CFG_INIT_RAM_ADDR       CFG_IMMR
 191 #define CFG_INIT_RAM_END        0x2F00  /* End of used area in DPRAM    */
 192 #define CFG_GBL_DATA_SIZE       64  /* size in bytes reserved for initial data */
 193 #define CFG_GBL_DATA_OFFSET     (CFG_INIT_RAM_END - CFG_GBL_DATA_SIZE)
 194 #define CFG_INIT_SP_OFFSET      CFG_GBL_DATA_OFFSET
 195
 196 /*-----------------------------------------------------------------------
 197  * Start addresses for the final memory configuration
 198  * (Set up by the startup code)
 199  * Please note that CFG_SDRAM_BASE _must_ start at 0
 200  */
 201 #define CFG_SDRAM_BASE          0x00000000
 202 #define CFG_FLASH_BASE          0x40000000
 203 #define CFG_MONITOR_LEN         (256 << 10)     /* Reserve 256 kB for Monitor   */
 204 #define CFG_MONITOR_BASE        CFG_FLASH_BASE
 205 #define CFG_MALLOC_LEN          (128 << 10)     /* Reserve 128 kB for malloc()  */
 206
 207 /*
 208  * For booting Linux, the board info and command line data
 209  * have to be in the first 8 MB of memory, since this is
 210  * the maximum mapped by the Linux kernel during initialization.
 211  */
 212 #define CFG_BOOTMAPSZ           (8 << 20)       /* Initial Memory map for Linux */
 213
 214 /*-----------------------------------------------------------------------
 215  * FLASH organization
 216  */
 217 #define CFG_MAX_FLASH_BANKS     2       /* max number of memory banks           */
 218 #define CFG_MAX_FLASH_SECT      71      /* max number of sectors on one chip    */
 219
 220 #define CFG_FLASH_ERASE_TOUT    120000  /* Timeout for Flash Erase (in ms)      */
 221 #define CFG_FLASH_WRITE_TOUT    500     /* Timeout for Flash Write (in ms)      */
 222
 223 #define CFG_ENV_IS_IN_FLASH     1
 224 #define CFG_ENV_OFFSET          0x8000  /*   Offset   of Environment Sector     */
 225 #define CFG_ENV_SIZE            0x4000  /* Total Size of Environment Sector     */
 226
 227 /* Address and size of Redundant Environment Sector     */
 228 #define CFG_ENV_OFFSET_REDUND   (CFG_ENV_OFFSET+CFG_ENV_SIZE)
 229 #define CFG_ENV_SIZE_REDUND     (CFG_ENV_SIZE)
 230
 231 /*-----------------------------------------------------------------------
 232  * Hardware Information Block
 233  */
 234 #define CFG_HWINFO_OFFSET       0x0003FFC0      /* offset of HW Info block */
 235 #define CFG_HWINFO_SIZE         0x00000040      /* size   of HW Info block */
 236 #define CFG_HWINFO_MAGIC        0x54514D38      /* 'TQM8' */
 237
 238 /*-----------------------------------------------------------------------
 239  * Cache Configuration
 240  */
 241 #define CFG_CACHELINE_SIZE      16      /* For all MPC8xx CPUs                  */
 242 #if (CONFIG_COMMANDS & CFG_CMD_KGDB)
 243 #define CFG_CACHELINE_SHIFT     4       /* log base 2 of the above value        */
 244 #endif
 245
 246 /*-----------------------------------------------------------------------
 247  * SYPCR - System Protection Control                            11-9
 248  * SYPCR can only be written once after reset!
 249  *-----------------------------------------------------------------------
 250  * Software & Bus Monitor Timer max, Bus Monitor enable, SW Watchdog freeze
 251  */
 252 #if defined(CONFIG_WATCHDOG)
 253 #define CFG_SYPCR       (SYPCR_SWTC | SYPCR_BMT | SYPCR_BME | SYPCR_SWF | \
 254                          SYPCR_SWE  | SYPCR_SWRI| SYPCR_SWP)
 255 #else
 256 #define CFG_SYPCR       (SYPCR_SWTC | SYPCR_BMT | SYPCR_BME | SYPCR_SWF | SYPCR_SWP)
 257 #endif
 258
 259 /*-----------------------------------------------------------------------
 260  * SIUMCR - SIU Module Configuration                            11-6
 261  *-----------------------------------------------------------------------
 262  * PCMCIA config., multi-function pin tri-state
 263  */
 264 #ifndef CONFIG_CAN_DRIVER
 265 #define CFG_SIUMCR      (SIUMCR_DBGC00 | SIUMCR_DBPC00 | SIUMCR_MLRC01)
 266 #else   /* we must activate GPL5 in the SIUMCR for CAN */
 267 #define CFG_SIUMCR      (SIUMCR_DBGC11 | SIUMCR_DBPC00 | SIUMCR_MLRC01)
 268 #endif  /* CONFIG_CAN_DRIVER */
 269
 270 /*-----------------------------------------------------------------------
 271  * TBSCR - Time Base Status and Control                         11-26
 272  *-----------------------------------------------------------------------
 273  * Clear Reference Interrupt Status, Timebase freezing enabled
 274  */
 275 #define CFG_TBSCR       (TBSCR_REFA | TBSCR_REFB | TBSCR_TBF)
 276
 277 /*-----------------------------------------------------------------------
 278  * RTCSC - Real-Time Clock Status and Control Register          11-27
 279  *-----------------------------------------------------------------------
 280  */
 281 #define CFG_RTCSC       (RTCSC_SEC | RTCSC_ALR | RTCSC_RTF| RTCSC_RTE)
 282
 283 /*-----------------------------------------------------------------------
 284  * PISCR - Periodic Interrupt Status and Control                11-31
 285  *-----------------------------------------------------------------------
 286  * Clear Periodic Interrupt Status, Interrupt Timer freezing enabled
 287  */
 288 #define CFG_PISCR       (PISCR_PS | PISCR_PITF)
 289
 290 /*-----------------------------------------------------------------------
 291  * PLPRCR - PLL, Low-Power, and Reset Control Register          15-30
 292  *-----------------------------------------------------------------------
 293  * Reset PLL lock status sticky bit, timer expired status bit and timer
 294  * interrupt status bit
 295  *
 296  * If this is a 80 MHz CPU, set PLL multiplication factor to 5 (5*16=80)!
 297  */
 298 #ifdef  CONFIG_80MHz    /* for 80 MHz, we use a 16 MHz clock * 5 */
 299 #define CFG_PLPRCR                                                      \
 300                 ( (5-1)<<PLPRCR_MF_SHIFT | PLPRCR_TEXPS | PLPRCR_TMIST )
 301 #else                   /* up to 66 MHz we use a 1:1 clock */
 302 #define CFG_PLPRCR      (PLPRCR_SPLSS | PLPRCR_TEXPS | PLPRCR_TMIST)
 303 #endif  /* CONFIG_80MHz */
 304
 305 /*-----------------------------------------------------------------------
 306  * SCCR - System Clock and reset Control Register               15-27
 307  *-----------------------------------------------------------------------
 308  * Set clock output, timebase and RTC source and divider,
 309  * power management and some other internal clocks
 310  */
 311 #define SCCR_MASK       SCCR_EBDF11
 312 #ifdef  CONFIG_80MHz    /* for 80 MHz, we use a 16 MHz clock * 5 */
 313 #define CFG_SCCR        (/* SCCR_TBS  | */ \
 314                          SCCR_COM00   | SCCR_DFSYNC00 | SCCR_DFBRG00  | \
 315                          SCCR_DFNL000 | SCCR_DFNH000  | SCCR_DFLCD000 | \
 316                          SCCR_DFALCD00)
 317 #else                   /* up to 66 MHz we use a 1:1 clock */
 318 #define CFG_SCCR        (SCCR_TBS     | \
 319                          SCCR_COM00   | SCCR_DFSYNC00 | SCCR_DFBRG00  | \
 320                          SCCR_DFNL000 | SCCR_DFNH000  | SCCR_DFLCD000 | \
 321                          SCCR_DFALCD00)
 322 #endif  /* CONFIG_80MHz */
 323
 324 /*-----------------------------------------------------------------------
 325  * PCMCIA stuff
 326  *-----------------------------------------------------------------------
 327  *
 328  */
 329 #ifndef CONFIG_BMS2003
 330 #define CFG_PCMCIA_MEM_ADDR     (0xE0000000)
 331 #define CFG_PCMCIA_MEM_SIZE     ( 64 << 20 )
 332 #define CFG_PCMCIA_DMA_ADDR     (0xE4000000)
 333 #define CFG_PCMCIA_DMA_SIZE     ( 64 << 20 )
 334 #define CFG_PCMCIA_ATTRB_ADDR   (0xE8000000)
 335 #define CFG_PCMCIA_ATTRB_SIZE   ( 64 << 20 )
 336 #define CFG_PCMCIA_IO_ADDR      (0xEC000000)
 337 #define CFG_PCMCIA_IO_SIZE      ( 64 << 20 )
 338 #else   /* CONFIG_BMS2003 */
 339 #define CFG_PCMCIA_MEM_ADDR     (0xE0100000)
 340 #define CFG_PCMCIA_MEM_SIZE     ( 64 << 20 )
 341 #define CFG_PCMCIA_DMA_ADDR     (0xE4100000)
 342 #define CFG_PCMCIA_DMA_SIZE     ( 64 << 20 )
 343 #define CFG_PCMCIA_ATTRB_ADDR   (0xE8100000)
 344 #define CFG_PCMCIA_ATTRB_SIZE   ( 64 << 20 )
 345 #define CFG_PCMCIA_IO_ADDR      (0xEC100000)
 346 #define CFG_PCMCIA_IO_SIZE      ( 64 << 20 )
 347 #define NSCU_OE_INV             1               /* PCMCIA_GCRX_CXOE is inverted */
 348 #endif
 349
 350 /*-----------------------------------------------------------------------
 351  * IDE/ATA stuff (Supports IDE harddisk on PCMCIA Adapter)
 352  *-----------------------------------------------------------------------
 353  */
 354
 355 #define CONFIG_IDE_8xx_PCCARD   1       /* Use IDE with PC Card Adapter */
 356
 357 #undef  CONFIG_IDE_8xx_DIRECT           /* Direct IDE    not supported  */
 358 #undef  CONFIG_IDE_RESET                /* reset for ide not supported  */
 359 #ifndef CONFIG_STATUS_LED               /* Status and IDE LED's are mutually exclusive */
 360 #define CONFIG_IDE_LED          1       /* LED   for ide supported      */
 361 #endif
 362
 363 #define CFG_IDE_MAXBUS          1       /* max. 1 IDE bus               */
 364 #define CFG_IDE_MAXDEVICE       1       /* max. 1 drive per IDE bus     */
 365
 366 #define CFG_ATA_IDE0_OFFSET     0x0000
 367
 368 #define CFG_ATA_BASE_ADDR       CFG_PCMCIA_MEM_ADDR
 369
 370 /* Offset for data I/O                  */
 371 #define CFG_ATA_DATA_OFFSET     (CFG_PCMCIA_MEM_SIZE + 0x320)
 372
 373 /* Offset for normal register accesses  */
 374 #define CFG_ATA_REG_OFFSET      (2 * CFG_PCMCIA_MEM_SIZE + 0x320)
 375
 376 /* Offset for alternate registers       */
 377 #define CFG_ATA_ALT_OFFSET      0x0100
 378
 379 /*-----------------------------------------------------------------------
 380  *
 381  *-----------------------------------------------------------------------
 382  *
 383  */
 384 #define CFG_DER 0
 385
 386 /*
 387  * Init Memory Controller:
 388  *
 389  * BR0/1 and OR0/1 (FLASH)
 390  */
 391
 392 #define FLASH_BASE0_PRELIM      0x40000000      /* FLASH bank #0        */
 393 #define FLASH_BASE1_PRELIM      0x60000000      /* FLASH bank #0        */
 394
 395 /* used to re-map FLASH both when starting from SRAM or FLASH:
 396  * restrict access enough to keep SRAM working (if any)
 397  * but not too much to meddle with FLASH accesses
 398  */
 399 #define CFG_REMAP_OR_AM         0x80000000      /* OR addr mask */
 400 #define CFG_PRELIM_OR_AM        0xE0000000      /* OR addr mask */
 401
 402 /*
 403  * FLASH timing:
 404  */
 405 #if   defined(CONFIG_80MHz)
 406 /* 80 MHz CPU - 40 MHz bus: ACS = 00, TRLX = 0, CSNT = 1, SCY = 3, EHTR = 1 */
 407 #define CFG_OR_TIMING_FLASH     (OR_ACS_DIV1  | 0       | OR_CSNT_SAM | \
 408                                  OR_SCY_3_CLK | OR_EHTR | OR_BI)
 409 #elif defined(CONFIG_66MHz)
 410 /* 66 MHz CPU - 66 MHz bus: ACS = 00, TRLX = 1, CSNT = 1, SCY = 3, EHTR = 1 */
 411 #define CFG_OR_TIMING_FLASH     (OR_ACS_DIV1  | OR_TRLX | OR_CSNT_SAM | \
 412                                  OR_SCY_3_CLK | OR_EHTR | OR_BI)
 413 #else           /*   50 MHz */
 414 /* 50 MHz CPU - 50 MHz bus: ACS = 00, TRLX = 1, CSNT = 1, SCY = 2, EHTR = 1 */
 415 #define CFG_OR_TIMING_FLASH     (OR_ACS_DIV1  | OR_TRLX | OR_CSNT_SAM | \
 416                                  OR_SCY_2_CLK | OR_EHTR | OR_BI)
 417 #endif  /*CONFIG_??MHz */
 418
 419 #define CFG_OR0_REMAP   (CFG_REMAP_OR_AM  | CFG_OR_TIMING_FLASH)
 420 #define CFG_OR0_PRELIM  (CFG_PRELIM_OR_AM | CFG_OR_TIMING_FLASH)
 421 #define CFG_BR0_PRELIM  ((FLASH_BASE0_PRELIM & BR_BA_MSK) | BR_V )
 422
 423 #define CFG_OR1_REMAP   CFG_OR0_REMAP
 424 #define CFG_OR1_PRELIM  CFG_OR0_PRELIM
 425 #define CFG_BR1_PRELIM  ((FLASH_BASE1_PRELIM & BR_BA_MSK) | BR_V )
 426
 427 /*
 428  * BR2/3 and OR2/3 (SDRAM)
 429  *
 430  */
 431 #define SDRAM_BASE2_PRELIM      0x00000000      /* SDRAM bank #0        */
 432 #define SDRAM_BASE3_PRELIM      0x20000000      /* SDRAM bank #1        */
 433 #define SDRAM_MAX_SIZE          0x04000000      /* max 64 MB per bank   */
 434
 435 /* SDRAM timing: Multiplexed addresses, GPL5 output to GPL5_A (don't care)      */
 436 #define CFG_OR_TIMING_SDRAM     0x00000A00
 437
 438 #define CFG_OR2_PRELIM  (CFG_PRELIM_OR_AM | CFG_OR_TIMING_SDRAM )
 439 #define CFG_BR2_PRELIM  ((SDRAM_BASE2_PRELIM & BR_BA_MSK) | BR_MS_UPMA | BR_V )
 440
 441 #ifndef CONFIG_CAN_DRIVER
 442 #define CFG_OR3_PRELIM  CFG_OR2_PRELIM
 443 #define CFG_BR3_PRELIM  ((SDRAM_BASE3_PRELIM & BR_BA_MSK) | BR_MS_UPMA | BR_V )
 444 #else   /* CAN uses CS3#, so we can have only one SDRAM bank anyway */
 445 #define CFG_CAN_BASE            0xC0000000      /* CAN mapped at 0xC0000000     */
 446 #define CFG_CAN_OR_AM           0xFFFF8000      /* 32 kB address mask           */
 447 #define CFG_OR3_CAN             (CFG_CAN_OR_AM | OR_G5LA | OR_BI)
 448 #define CFG_BR3_CAN             ((CFG_CAN_BASE & BR_BA_MSK) | \
 449                                         BR_PS_8 | BR_MS_UPMB | BR_V )
 450 #endif  /* CONFIG_CAN_DRIVER */
 451
 452 /*
 453  * Memory Periodic Timer Prescaler
 454  *
 455  * The Divider for PTA (refresh timer) configuration is based on an
 456  * example SDRAM configuration (64 MBit, one bank). The adjustment to
 457  * the number of chip selects (NCS) and the actually needed refresh
 458  * rate is done by setting MPTPR.
 459  *
 460  * PTA is calculated from
 461  *      PTA = (gclk * Trefresh) / ((2 ^ (2 * DFBRG)) * PTP * NCS)
 462  *
 463  *      gclk      CPU clock (not bus clock!)
 464  *      Trefresh  Refresh cycle * 4 (four word bursts used)
 465  *
 466  * 4096  Rows from SDRAM example configuration
 467  * 1000  factor s -> ms
 468  *   32  PTP (pre-divider from MPTPR) from SDRAM example configuration
 469  *    4  Number of refresh cycles per period
 470  *   64  Refresh cycle in ms per number of rows
 471  * --------------------------------------------
 472  * Divider = 4096 * 32 * 1000 / (4 * 64) = 512000
 473  *
 474  * 50 MHz => 50.000.000 / Divider =  98
 475  * 66 Mhz => 66.000.000 / Divider = 129
 476  * 80 Mhz => 80.000.000 / Divider = 156
 477  */
 478 #if   defined(CONFIG_80MHz)
 479 #define CFG_MAMR_PTA            156
 480 #elif defined(CONFIG_66MHz)
 481 #define CFG_MAMR_PTA            129
 482 #else           /*   50 MHz */
 483 #define CFG_MAMR_PTA             98
 484 #endif  /*CONFIG_??MHz */
 485
 486 /*
 487  * For 16 MBit, refresh rates could be 31.3 us
 488  * (= 64 ms / 2K = 125 / quad bursts).
 489  * For a simpler initialization, 15.6 us is used instead.
 490  *
 491  * #define CFG_MPTPR_2BK_2K     MPTPR_PTP_DIV32         for 2 banks
 492  * #define CFG_MPTPR_1BK_2K     MPTPR_PTP_DIV64         for 1 bank
 493  */
 494 #define CFG_MPTPR_2BK_4K        MPTPR_PTP_DIV16         /* setting for 2 banks  */
 495 #define CFG_MPTPR_1BK_4K        MPTPR_PTP_DIV32         /* setting for 1 bank   */
 496
 497 /* refresh rate 7.8 us (= 64 ms / 8K = 31.2 / quad bursts) for 256 MBit         */
 498 #define CFG_MPTPR_2BK_8K        MPTPR_PTP_DIV8          /* setting for 2 banks  */
 499 #define CFG_MPTPR_1BK_8K        MPTPR_PTP_DIV16         /* setting for 1 bank   */
 500
 501 /*
 502  * MAMR settings for SDRAM
 503  */
 504
 505 /* 8 column SDRAM */
 506 #define CFG_MAMR_8COL   ((CFG_MAMR_PTA << MAMR_PTA_SHIFT)  | MAMR_PTAE      |   \
 507                          MAMR_AMA_TYPE_0 | MAMR_DSA_1_CYCL | MAMR_G0CLA_A11 |   \
 508                          MAMR_RLFA_1X    | MAMR_WLFA_1X    | MAMR_TLFA_4X)
 509 /* 9 column SDRAM */
 510 #define CFG_MAMR_9COL   ((CFG_MAMR_PTA << MAMR_PTA_SHIFT)  | MAMR_PTAE      |   \
 511                          MAMR_AMA_TYPE_1 | MAMR_DSA_1_CYCL | MAMR_G0CLA_A10 |   \
 512                          MAMR_RLFA_1X    | MAMR_WLFA_1X    | MAMR_TLFA_4X)
 513
 514
 515 /*
 516  * Internal Definitions
 517  *
 518  * Boot Flags
 519  */
 520 #define BOOTFLAG_COLD   0x01            /* Normal Power-On: Boot from FLASH     */
 521 #define BOOTFLAG_WARM   0x02            /* Software reboot                      */
 522
 523 #endif  /* __CONFIG_H */