include/configs/cogent_mpc8260.h

   1 /*
   2  * (C) Copyright 2000
   3  * Murray Jensen <Murray.Jensen@cmst.csiro.au>
   4  *
   5  * See file CREDITS for list of people who contributed to this
   6  * project.
   7  *
   8  * This program is free software; you can redistribute it and/or
   9  * modify it under the terms of the GNU General Public License as
  10  * published by the Free Software Foundation; either version 2 of
  11  * the License, or (at your option) any later version.
  12  *
  13  * This program is distributed in the hope that it will be useful,
  14  * but WITHOUT ANY WARRANTY; without even the implied warranty of
  15  * MERCHANTABILITY or FITNESS FOR A PARTICULAR PURPOSE.  See the
  16  * GNU General Public License for more details.
  17  *
  18  * You should have received a copy of the GNU General Public License
  19  * along with this program; if not, write to the Free Software
  20  * Foundation, Inc., 59 Temple Place, Suite 330, Boston,
  21  * MA 02111-1307 USA
  22  */
  23
  24 /*
  25  * Config header file for Cogent platform using an MPC8xx CPU module
  26  */
  27
  28 #ifndef __CONFIG_H
  29 #define __CONFIG_H
  30
  31 /*
  32  * High Level Configuration Options
  33  * (easy to change)
  34  */
  35
  36 #define CONFIG_MPC8260          1       /* This is an MPC8260 CPU       */
  37 #define CONFIG_COGENT           1       /* using Cogent Modular Architecture */
  38
  39 #define CONFIG_MISC_INIT_F      1       /* Use misc_init_f()            */
  40
  41 /* Cogent Modular Architecture options */
  42 #define CONFIG_CMA282           1       /* ...on a CMA282 CPU module    */
  43 #define CONFIG_CMA111           1       /* ...on a CMA111 motherboard   */
  44
  45 /*
  46  * select serial console configuration
  47  *
  48  * if either CONFIG_CONS_ON_SMC or CONFIG_CONS_ON_SCC is selected, then
  49  * CONFIG_CONS_INDEX must be set to the channel number (1-2 for SMC, 1-4
  50  * for SCC).
  51  *
  52  * if CONFIG_CONS_NONE is defined, then the serial console routines must
  53  * defined elsewhere (for example, on the cogent platform, there are serial
  54  * ports on the motherboard which are used for the serial console - see
  55  * cogent/cma101/serial.[ch]).
  56  */
  57 #define CONFIG_CONS_ON_SMC              /* define if console on SMC */
  58 #undef  CONFIG_CONS_ON_SCC              /* define if console on SCC */
  59 #undef  CONFIG_CONS_NONE                /* define if console on something else*/
  60 #define CONFIG_CONS_INDEX       1       /* which serial channel for console */
  61 #undef  CONFIG_CONS_USE_EXTC            /* SMC/SCC use ext clock not brg_clk */
  62 #define CONFIG_CONS_EXTC_RATE   3686400 /* SMC/SCC ext clk rate in Hz */
  63 #define CONFIG_CONS_EXTC_PINSEL 0       /* pin select 0=CLK3/CLK9,1=CLK5/CLK15*/
  64
  65 /*
  66  * select ethernet configuration
  67  *
  68  * if either CONFIG_ETHER_ON_SCC or CONFIG_ETHER_ON_FCC is selected, then
  69  * CONFIG_ETHER_INDEX must be set to the channel number (1-4 for SCC, 1-3
  70  * for FCC)
  71  *
  72  * if CONFIG_ETHER_NONE is defined, then either the ethernet routines must be
  73  * defined elsewhere (as for the console), or CFG_CMD_NET must be removed
  74  * from CONFIG_COMMANDS to remove support for networking.
  75  */
  76 #undef  CONFIG_ETHER_ON_SCC             /* define if ether on SCC       */
  77 #undef  CONFIG_ETHER_ON_FCC             /* define if ether on FCC       */
  78 #define CONFIG_ETHER_NONE               /* define if ether on something else */
  79 #define CONFIG_ETHER_INDEX      1       /* which channel for ether      */
  80
  81 /* system clock rate (CLKIN) - equal to the 60x and local bus speed */
  82 #define CONFIG_8260_CLKIN       66666666        /* in Hz */
  83
  84 #if defined(CONFIG_CONS_NONE) || defined(CONFIG_CONS_USE_EXTC)
  85 #define CONFIG_BAUDRATE         230400
  86 #else
  87 #define CONFIG_BAUDRATE         9600
  88 #endif
  89
  90 #define CONFIG_COMMANDS         ((CONFIG_CMD_DFL|CFG_CMD_KGDB)&~CFG_CMD_NET)
  91
  92 /* this must be included AFTER the definition of CONFIG_COMMANDS (if any) */
  93 #include <cmd_confdefs.h>
  94
  95 #ifdef DEBUG
  96 #define CONFIG_BOOTDELAY        -1      /* autoboot disabled            */
  97 #else
  98 #define CONFIG_BOOTDELAY        5       /* autoboot after 5 seconds     */
  99 #endif
 100 #define CONFIG_BOOTCOMMAND      "bootm 04080000 04200000" /* autoboot command*/
 101
 102 #define CONFIG_BOOTARGS         "root=/dev/ram rw"
 103
 104 #if (CONFIG_COMMANDS & CFG_CMD_KGDB)
 105 #define CONFIG_KGDB_ON_SMC              /* define if kgdb on SMC */
 106 #undef  CONFIG_KGDB_ON_SCC              /* define if kgdb on SCC */
 107 #undef  CONFIG_KGDB_NONE                /* define if kgdb on something else */
 108 #define CONFIG_KGDB_INDEX       2       /* which serial channel for kgdb */
 109 #define CONFIG_KGDB_USE_EXTC            /* SMC/SCC use ext clock not brg_clk */
 110 #define CONFIG_KGDB_EXTC_RATE   3686400 /* serial ext clk rate in Hz */
 111 #define CONFIG_KGDB_EXTC_PINSEL 0       /* pin select 0=CLK3/CLK9,1=CLK5/CLK15*/
 112 # if defined(CONFIG_KGDB_NONE) || defined(CONFIG_KGDB_USE_EXTC)
 113 #define CONFIG_KGDB_BAUDRATE    230400  /* speed to run kgdb serial port at */
 114 # else
 115 #define CONFIG_KGDB_BAUDRATE    9600    /* speed to run kgdb serial port at */
 116 # endif
 117 #endif
 118
 119 #undef  CONFIG_WATCHDOG                 /* disable platform specific watchdog */
 120
 121 /*
 122  * Miscellaneous configurable options
 123  */
 124 #define CFG_LONGHELP                    /* undef to save memory         */
 125 #define CFG_PROMPT      "=> "           /* Monitor Command Prompt       */
 126 #if (CONFIG_COMMANDS & CFG_CMD_KGDB)
 127 #define CFG_CBSIZE      1024            /* Console I/O Buffer Size      */
 128 #else
 129 #define CFG_CBSIZE      256             /* Console I/O Buffer Size      */
 130 #endif
 131 #define CFG_PBSIZE (CFG_CBSIZE+sizeof(CFG_PROMPT)+16) /* Print Buffer Size */
 132 #define CFG_MAXARGS     16              /* max number of command args   */
 133 #define CFG_BARGSIZE    CFG_CBSIZE      /* Boot Argument Buffer Size    */
 134
 135 #define CFG_MEMTEST_START       0x00400000      /* memtest works on     */
 136 #define CFG_MEMTEST_END         0x01c00000      /* 4 ... 28 MB in DRAM  */
 137
 138 #define CFG_LOAD_ADDR           0x100000        /* default load address */
 139
 140 #define CFG_HZ          1000            /* decrementer freq: 1 ms ticks */
 141
 142 #define CFG_BAUDRATE_TABLE      { 9600, 19200, 38400, 57600, 115200, 230400 }
 143
 144 /*
 145  * Low Level Configuration Settings
 146  * (address mappings, register initial values, etc.)
 147  * You should know what you are doing if you make changes here.
 148  */
 149
 150 /*-----------------------------------------------------------------------
 151  * Low Level Cogent settings
 152  * if CFG_CMA_CONS_SERIAL is defined, make sure the 8260 CPM serial is not.
 153  * also, make sure CONFIG_CONS_INDEX is still defined - the index will be
 154  * 1 for serialA, 2 for serialB, 3 for ser2A, 4 for ser2B
 155  * (second 2 for CMA120 only)
 156  */
 157 #define CFG_CMA_MB_BASE         0x00000000      /* base of m/b address space */
 158
 159 #include <configs/cogent_common.h>
 160
 161 #ifdef CONFIG_CONS_NONE
 162 #define CFG_CMA_CONS_SERIAL     /* use Cogent motherboard serial for console */
 163 #endif
 164 #define CFG_CMA_LCD_HEARTBEAT   /* define for sec rotator in lcd corner */
 165 #define CONFIG_SHOW_ACTIVITY
 166
 167 #if (CMA_MB_CAPS & CMA_MB_CAP_FLASH)
 168 /*
 169  * flash exists on the motherboard
 170  * set these four according to TOP dipsw:
 171  * TOP on  => ..._FLLOW_...     (boot EPROM space is high so FLASH is low )
 172  * TOP off => ..._FLHIGH_...    (boot EPROM space is low  so FLASH is high)
 173  */
 174 #define CMA_MB_FLASH_EXEC_BASE  CMA_MB_FLLOW_EXEC_BASE
 175 #define CMA_MB_FLASH_EXEC_SIZE  CMA_MB_FLLOW_EXEC_SIZE
 176 #define CMA_MB_FLASH_RDWR_BASE  CMA_MB_FLLOW_RDWR_BASE
 177 #define CMA_MB_FLASH_RDWR_SIZE  CMA_MB_FLLOW_RDWR_SIZE
 178 #endif
 179 #define CMA_MB_FLASH_BASE       CMA_MB_FLASH_EXEC_BASE
 180 #define CMA_MB_FLASH_SIZE       CMA_MB_FLASH_EXEC_SIZE
 181
 182 /*-----------------------------------------------------------------------
 183  * Hard Reset Configuration Words
 184  *
 185  * if you change bits in the HRCW, you must also change the CFG_*
 186  * defines for the various registers affected by the HRCW e.g. changing
 187  * HRCW_DPPCxx requires you to also change CFG_SIUMCR.
 188  */
 189 #define CFG_HRCW_MASTER (HRCW_EBM|HRCW_BPS10|HRCW_L2CPC10|HRCW_DPPC11|\
 190                          HRCW_ISB100|HRCW_MMR11|HRCW_MODCK_H0101)
 191 /* no slaves so just duplicate the master hrcw */
 192 #define CFG_HRCW_SLAVE1 CFG_HRCW_MASTER
 193 #define CFG_HRCW_SLAVE2 CFG_HRCW_MASTER
 194 #define CFG_HRCW_SLAVE3 CFG_HRCW_MASTER
 195 #define CFG_HRCW_SLAVE4 CFG_HRCW_MASTER
 196 #define CFG_HRCW_SLAVE5 CFG_HRCW_MASTER
 197 #define CFG_HRCW_SLAVE6 CFG_HRCW_MASTER
 198 #define CFG_HRCW_SLAVE7 CFG_HRCW_MASTER
 199
 200 /*-----------------------------------------------------------------------
 201  * Internal Memory Mapped Register
 202  */
 203 #define CFG_IMMR                0xF0000000
 204
 205 /*-----------------------------------------------------------------------
 206  * Definitions for initial stack pointer and data area (in DPRAM)
 207  */
 208 #define CFG_INIT_RAM_ADDR       CFG_IMMR
 209 #define CFG_INIT_RAM_END        0x4000  /* End of used area in DPRAM    */
 210 #define CFG_GBL_DATA_SIZE       128  /* size in bytes reserved for initial data */
 211 #define CFG_GBL_DATA_OFFSET     (CFG_INIT_RAM_END - CFG_GBL_DATA_SIZE)
 212 #define CFG_INIT_SP_OFFSET      CFG_GBL_DATA_OFFSET
 213
 214 /*-----------------------------------------------------------------------
 215  * Start addresses for the final memory configuration
 216  * (Set up by the startup code)
 217  * Please note that CFG_SDRAM_BASE _must_ start at 0
 218  */
 219 #define CFG_SDRAM_BASE          CMA_MB_RAM_BASE
 220 #ifdef CONFIG_CMA302
 221 #define CFG_FLASH_BASE          CMA_MB_SLOT2_BASE       /* cma302 in slot 2 */
 222 #else
 223 #define CFG_FLASH_BASE          CMA_MB_FLASH_BASE       /* flash on m/b */
 224 #endif
 225 #define CFG_MONITOR_BASE        TEXT_BASE
 226 #define CFG_MONITOR_LEN         (256 << 10)     /* Reserve 256 kB for Monitor   */
 227 #define CFG_MALLOC_LEN          (128 << 10)     /* Reserve 128 kB for malloc()*/
 228
 229 /*
 230  * For booting Linux, the board info and command line data
 231  * have to be in the first 8 MB of memory, since this is
 232  * the maximum mapped by the Linux kernel during initialization.
 233  */
 234 #define CFG_BOOTMAPSZ           (8 << 20)       /* Initial Mem map for Linux*/
 235
 236 /*-----------------------------------------------------------------------
 237  * FLASH organization
 238  */
 239 #define CFG_MAX_FLASH_BANKS     2       /* max num of memory banks      */
 240 #define CFG_MAX_FLASH_SECT      67      /* max num of sects on one chip */
 241
 242 #define CFG_FLASH_ERASE_TOUT    120000  /* Flash Erase Timeout (in ms)  */
 243 #define CFG_FLASH_WRITE_TOUT    500     /* Flash Write Timeout (in ms)  */
 244
 245 #define CFG_ENV_IS_IN_FLASH     1
 246 #define CFG_ENV_ADDR            CFG_FLASH_BASE /* Addr of Environment Sector */
 247 #ifdef CONFIG_CMA302
 248 #define CFG_ENV_SIZE            0x1000  /* Total Size of Environment Sector */
 249 #define CFG_ENV_SECT_SIZE       (512*1024) /* see README - env sect real size */
 250 #else
 251 #define CFG_ENV_SIZE            0x4000  /* Total Size of Environment Sector */
 252 #endif
 253
 254 /*-----------------------------------------------------------------------
 255  * Cache Configuration
 256  */
 257 #define CFG_CACHELINE_SIZE      32      /* For MPC8260 CPU              */
 258 #if (CONFIG_COMMANDS & CFG_CMD_KGDB)
 259 # define CFG_CACHELINE_SHIFT    5       /* log base 2 of the above value*/
 260 #endif
 261
 262 /*-----------------------------------------------------------------------
 263  * HIDx - Hardware Implementation-dependent Registers                    2-11
 264  *-----------------------------------------------------------------------
 265  * HID0 also contains cache control - initially enable both caches and
 266  * invalidate contents, then the final state leaves only the instruction
 267  * cache enabled. Note that Power-On and Hard reset invalidate the caches,
 268  * but Soft reset does not.
 269  *
 270  * HID1 has only read-only information - nothing to set.
 271  */
 272 #define CFG_HID0_INIT   (HID0_ICE|HID0_DCE|HID0_ICFI|HID0_DCI|\
 273                                 HID0_IFEM|HID0_ABE)
 274 #define CFG_HID0_FINAL  (HID0_ICE|HID0_IFEM|HID0_ABE)
 275 #define CFG_HID2        0
 276
 277 /*-----------------------------------------------------------------------
 278  * RMR - Reset Mode Register                                     5-5
 279  *-----------------------------------------------------------------------
 280  * turn on Checkstop Reset Enable
 281  */
 282 #define CFG_RMR         RMR_CSRE
 283
 284 /*-----------------------------------------------------------------------
 285  * BCR - Bus Configuration                                       4-25
 286  *-----------------------------------------------------------------------
 287  */
 288 #define CFG_BCR         BCR_EBM
 289
 290 /*-----------------------------------------------------------------------
 291  * SIUMCR - SIU Module Configuration                             4-31
 292  *-----------------------------------------------------------------------
 293  */
 294 #define CFG_SIUMCR      (SIUMCR_DPPC11|SIUMCR_L2CPC10|SIUMCR_MMR11)
 295
 296 /*-----------------------------------------------------------------------
 297  * SYPCR - System Protection Control                             4-35
 298  * SYPCR can only be written once after reset!
 299  *-----------------------------------------------------------------------
 300  * Watchdog & Bus Monitor Timer max, 60x Bus Monitor enable
 301  */
 302 #if defined(CONFIG_WATCHDOG)
 303 #define CFG_SYPCR       (SYPCR_SWTC|SYPCR_BMT|SYPCR_PBME|SYPCR_LBME|\
 304                          SYPCR_SWRI|SYPCR_SWP|SYPCR_SWE)
 305 #else
 306 #define CFG_SYPCR       (SYPCR_SWTC|SYPCR_BMT|SYPCR_PBME|SYPCR_LBME|\
 307                          SYPCR_SWRI|SYPCR_SWP)
 308 #endif /* CONFIG_WATCHDOG */
 309
 310 /*-----------------------------------------------------------------------
 311  * TMCNTSC - Time Counter Status and Control                     4-40
 312  *-----------------------------------------------------------------------
 313  * Clear once per Second and Alarm Interrupt Status, Set 32KHz timersclk,
 314  * and enable Time Counter
 315  */
 316 #define CFG_TMCNTSC     (TMCNTSC_SEC|TMCNTSC_ALR|TMCNTSC_TCF|TMCNTSC_TCE)
 317
 318 /*-----------------------------------------------------------------------
 319  * PISCR - Periodic Interrupt Status and Control                 4-42
 320  *-----------------------------------------------------------------------
 321  * Clear Periodic Interrupt Status, Set 32KHz timersclk, and enable
 322  * Periodic timer
 323  */
 324 #define CFG_PISCR       (PISCR_PS|PISCR_PTF|PISCR_PTE)
 325
 326 /*-----------------------------------------------------------------------
 327  * SCCR - System Clock Control                                   9-8
 328  *-----------------------------------------------------------------------
 329  * Ensure DFBRG is Divide by 16
 330  */
 331 #define CFG_SCCR        (SCCR_DFBRG01)
 332
 333 /*-----------------------------------------------------------------------
 334  * RCCR - RISC Controller Configuration                         13-7
 335  *-----------------------------------------------------------------------
 336  */
 337 #define CFG_RCCR        0
 338
 339 #if defined(CONFIG_CMA282)
 340
 341 /*
 342  * Init Memory Controller:
 343  *
 344  * According to the Cogent manual, only CS0 and CS2 are used - CS0 for EPROM
 345  * and CS2 for (optional) local bus RAM on the CPU module.
 346  *
 347  * Note the motherboard address space (256 Mbyte in size) is connected
 348  * to the 60x Bus and is located starting at address 0. The Hard Reset
 349  * Configuration Word should put the 60x Bus into External Bus Mode, since
 350  * we dont set up any memory controller maps for it (see BCR[EBM], 4-26).
 351  *
 352  * (the *_SIZE vars must be a power of 2)
 353  */
 354
 355 #define CFG_CMA_CS0_BASE        TEXT_BASE       /* EPROM */
 356 #define CFG_CMA_CS0_SIZE        (1 << 20)
 357 #if 0
 358 #define CFG_CMA_CS2_BASE        0x10000000      /* Local Bus SDRAM */
 359 #define CFG_CMA_CS2_SIZE        (16 << 20)
 360 #endif
 361
 362 /*
 363  * CS0 maps the EPROM on the cpu module
 364  * Set it for 10 wait states, address CFG_MONITOR_BASE and size 1M
 365  *
 366  * Note: We must have already transferred control to the final location
 367  * of the EPROM before these are used, because when BR0/OR0 are set, the
 368  * mirror of the eprom at any other addresses will disappear.
 369  */
 370
 371 /* base address = CFG_CMA_CS0_BASE, 16-bit, no parity, r/o, gpcm (60x bus) */
 372 #define CFG_BR0_PRELIM  ((CFG_CMA_CS0_BASE&BRx_BA_MSK)|BRx_PS_16|BRx_WP|BRx_V)
 373 /* mask size CFG_CMA_CS0_SIZE, csneg 1/4 early, adr-to-cs 1/2, 10-wait states */
 374 #define CFG_OR0_PRELIM  (P2SZ_TO_AM(CFG_CMA_CS0_SIZE)|\
 375                                 ORxG_CSNT|ORxG_ACS_DIV2|ORxG_SCY_10_CLK)
 376
 377 /*
 378  * CS2 enables the Local Bus SDRAM on the CPU Module
 379  *
 380  * Will leave this unset for the moment, because a) my CPU module has no
 381  * SDRAM installed (it is optional); and b) it will require programming
 382  * one of the UPMs in SDRAM mode - not a trivial job, and hard to get right
 383  * if you can't test it.
 384  */
 385
 386 #if 0
 387 /* base address = CFG_CMA_CS2_BASE, 32-bit, no parity, ??? */
 388 #define CFG_BR0_PRELIM  ((CFG_CMA_CS2_BASE&BRx_BA_MSK)|BRx_PS_32|/*???*/|BRx_V)
 389 /* mask size CFG_CMA_CS2_SIZE, CS time normal, ??? */
 390 #define CFG_OR2_PRELIM  ((~(CFG_CMA_CS2_SIZE-1)&ORx_AM_MSK)|/*???*/)
 391 #endif
 392
 393 #endif
 394
 395 /*
 396  * Internal Definitions
 397  *
 398  * Boot Flags
 399  */
 400 #define BOOTFLAG_COLD   0x01            /* Normal Power-On: Boot from FLASH*/
 401 #define BOOTFLAG_WARM   0x02            /* Software reboot              */
 402
 403 #endif  /* __CONFIG_H */