include/configs/hymod.h

   1 /*
   2  * (C) Copyright 2000
   3  * Murray Jensen <Murray.Jensen@cmst.csiro.au>
   4  *
   5  * See file CREDITS for list of people who contributed to this
   6  * project.
   7  *
   8  * This program is free software; you can redistribute it and/or
   9  * modify it under the terms of the GNU General Public License as
  10  * published by the Free Software Foundation; either version 2 of
  11  * the License, or (at your option) any later version.
  12  *
  13  * This program is distributed in the hope that it will be useful,
  14  * but WITHOUT ANY WARRANTY; without even the implied warranty of
  15  * MERCHANTABILITY or FITNESS FOR A PARTICULAR PURPOSE.  See the
  16  * GNU General Public License for more details.
  17  *
  18  * You should have received a copy of the GNU General Public License
  19  * along with this program; if not, write to the Free Software
  20  * Foundation, Inc., 59 Temple Place, Suite 330, Boston,
  21  * MA 02111-1307 USA
  22  */
  23
  24 /*
  25  * Config header file for Hymod board
  26  */
  27
  28 #ifndef __CONFIG_H
  29 #define __CONFIG_H
  30
  31 /*
  32  * High Level Configuration Options
  33  * (easy to change)
  34  */
  35
  36 #define CONFIG_MPC8260          1       /* This is an MPC8260 CPU       */
  37 #define CONFIG_HYMOD            1       /* ...on a Hymod board          */
  38
  39 #define CONFIG_BOARD_POSTCLK_INIT       /* have board_postclk_init() function */
  40
  41 /*
  42  * select serial console configuration
  43  *
  44  * if either CONFIG_CONS_ON_SMC or CONFIG_CONS_ON_SCC is selected, then
  45  * CONFIG_CONS_INDEX must be set to the channel number (1-2 for SMC, 1-4
  46  * for SCC).
  47  *
  48  * if CONFIG_CONS_NONE is defined, then the serial console routines must
  49  * defined elsewhere (for example, on the cogent platform, there are serial
  50  * ports on the motherboard which are used for the serial console - see
  51  * cogent/cma101/serial.[ch]).
  52  */
  53 #undef  CONFIG_CONS_ON_SMC              /* define if console on SMC */
  54 #define CONFIG_CONS_ON_SCC              /* define if console on SCC */
  55 #undef  CONFIG_CONS_NONE                /* define if console on something else*/
  56 #define CONFIG_CONS_INDEX       1       /* which serial channel for console */
  57 #define CONFIG_CONS_USE_EXTC            /* SMC/SCC use ext clock not brg_clk */
  58 #define CONFIG_CONS_EXTC_RATE   3686400 /* SMC/SCC ext clk rate in Hz */
  59 #define CONFIG_CONS_EXTC_PINSEL 0       /* pin select 0=CLK3/CLK9,1=CLK5/CLK15*/
  60
  61 /*
  62  * select ethernet configuration
  63  *
  64  * if either CONFIG_ETHER_ON_SCC or CONFIG_ETHER_ON_FCC is selected, then
  65  * CONFIG_ETHER_INDEX must be set to the channel number (1-4 for SCC, 1-3
  66  * for FCC)
  67  *
  68  * if CONFIG_ETHER_NONE is defined, then either the ethernet routines must be
  69  * defined elsewhere (as for the console), or CFG_CMD_NET must be removed
  70  * from CONFIG_COMMANDS to remove support for networking.
  71  */
  72 #undef  CONFIG_ETHER_ON_SCC             /* define if ether on SCC       */
  73 #define CONFIG_ETHER_ON_FCC             /* define if ether on FCC       */
  74 #undef  CONFIG_ETHER_NONE               /* define if ether on something else */
  75 #define CONFIG_ETHER_INDEX      1       /* which channel for ether      */
  76
  77 #if (CONFIG_ETHER_INDEX == 1)
  78
  79 /*
  80  * - Rx-CLK is CLK10
  81  * - Tx-CLK is CLK11
  82  * - RAM for BD/Buffers is on the 60x Bus (see 28-13)
  83  * - Enable Full Duplex in FSMR
  84  */
  85 # define CFG_CMXFCR_MASK        (CMXFCR_FC1|CMXFCR_RF1CS_MSK|CMXFCR_TF1CS_MSK)
  86 # define CFG_CMXFCR_VALUE       (CMXFCR_RF1CS_CLK10|CMXFCR_TF1CS_CLK11)
  87 # define CFG_CPMFCR_RAMTYPE     0
  88 # define CFG_FCC_PSMR           (FCC_PSMR_FDE|FCC_PSMR_LPB)
  89
  90 #elif (CONFIG_ETHER_INDEX == 2)
  91
  92 /*
  93  * - Rx-CLK is CLK13
  94  * - Tx-CLK is CLK14
  95  * - RAM for BD/Buffers is on the 60x Bus (see 28-13)
  96  * - Enable Full Duplex in FSMR
  97  */
  98 # define CFG_CMXFCR_MASK        (CMXFCR_FC2|CMXFCR_RF2CS_MSK|CMXFCR_TF2CS_MSK)
  99 # define CFG_CMXFCR_VALUE       (CMXFCR_RF2CS_CLK13|CMXFCR_TF2CS_CLK14)
 100 # define CFG_CPMFCR_RAMTYPE     0
 101 # define CFG_FCC_PSMR           (FCC_PSMR_FDE|FCC_PSMR_LPB)
 102
 103 #elif (CONFIG_ETHER_INDEX == 3)
 104
 105 /*
 106  * - Rx-CLK is CLK15
 107  * - Tx-CLK is CLK16
 108  * - RAM for BD/Buffers is on the 60x Bus (see 28-13)
 109  * - Enable Full Duplex in FSMR
 110  */
 111 # define CFG_CMXFCR_MASK        (CMXFCR_FC3|CMXFCR_RF3CS_MSK|CMXFCR_TF3CS_MSK)
 112 # define CFG_CMXFCR_VALUE       (CMXFCR_RF3CS_CLK15|CMXFCR_TF3CS_CLK16)
 113 # define CFG_CPMFCR_RAMTYPE     0
 114 # define CFG_FCC_PSMR           (FCC_PSMR_FDE|FCC_PSMR_LPB)
 115
 116 #endif  /* CONFIG_ETHER_INDEX */
 117
 118
 119 /* other options */
 120 #define CONFIG_HARD_I2C         1       /* To enable I2C hardware support       */
 121
 122 /* system clock rate (CLKIN) - equal to the 60x and local bus speed */
 123 #ifdef DEBUG
 124 #define CONFIG_8260_CLKIN       33333333        /* in Hz */
 125 #else
 126 #define CONFIG_8260_CLKIN       66666666        /* in Hz */
 127 #endif
 128
 129 #if defined(CONFIG_CONS_USE_EXTC)
 130 #define CONFIG_BAUDRATE         115200
 131 #else
 132 #define CONFIG_BAUDRATE         38400
 133 #endif
 134
 135 /* default ip addresses - these will be overridden */
 136 #define CONFIG_IPADDR           192.168.1.1     /* hymod "boot" address */
 137 #define CONFIG_SERVERIP         192.168.1.254   /* hymod "server" address */
 138
 139 #define CONFIG_COMMANDS         (CFG_CMD_ALL & ~( \
 140                                         CFG_CMD_BEDBUG  | \
 141                                         CFG_CMD_DOC     | \
 142                                         CFG_CMD_ELF     | \
 143                                         CFG_CMD_FDC     | \
 144                                         CFG_CMD_FDOS    | \
 145                                         CFG_CMD_HWFLOW  | \
 146                                         CFG_CMD_IDE     | \
 147                                         CFG_CMD_JFFS2   | \
 148                                         CFG_CMD_NAND    | \
 149                                         CFG_CMD_MII     | \
 150                                         CFG_CMD_PCMCIA  | \
 151                                         CFG_CMD_PCI     | \
 152                                         CFG_CMD_USB     | \
 153                                         CFG_CMD_SCSI    | \
 154                                         CFG_CMD_SPI     | \
 155                                         CFG_CMD_VFD     | \
 156                                         CFG_CMD_DTT     ) )
 157
 158 /* this must be included AFTER the definition of CONFIG_COMMANDS (if any) */
 159 #include <cmd_confdefs.h>
 160
 161 #ifdef DEBUG
 162 #define CONFIG_BOOTDELAY        -1      /* autoboot disabled            */
 163 #endif
 164
 165 #if (CONFIG_COMMANDS & CFG_CMD_KGDB)
 166 #undef  CONFIG_KGDB_ON_SMC              /* define if kgdb on SMC */
 167 #define CONFIG_KGDB_ON_SCC              /* define if kgdb on SCC */
 168 #undef  CONFIG_KGDB_NONE                /* define if kgdb on something else */
 169 #define CONFIG_KGDB_INDEX       2       /* which serial channel for kgdb */
 170 #define CONFIG_KGDB_USE_EXTC            /* SMC/SCC use ext clock not brg_clk */
 171 #define CONFIG_KGDB_EXTC_RATE   3686400 /* serial ext clk rate in Hz */
 172 #define CONFIG_KGDB_EXTC_PINSEL 0       /* pin select 0=CLK3/CLK9,1=CLK5/CLK15*/
 173 # if defined(CONFIG_KGDB_USE_EXTC)
 174 #define CONFIG_KGDB_BAUDRATE    115200  /* speed to run kgdb serial port at */
 175 # else
 176 #define CONFIG_KGDB_BAUDRATE    38400   /* speed to run kgdb serial port at */
 177 # endif
 178 #endif
 179
 180 #undef  CONFIG_WATCHDOG                 /* disable platform specific watchdog */
 181
 182 #define CONFIG_RTC_PCF8563              /* use Philips PCF8563 RTC      */
 183
 184 /*
 185  * Hymod specific configurable options
 186  */
 187 #undef  CFG_HYMOD_DBLEDS                        /* walk mezz board LEDs */
 188
 189 /*
 190  * Miscellaneous configurable options
 191  */
 192 #define CFG_LONGHELP                    /* undef to save memory         */
 193 #define CFG_PROMPT      "=> "           /* Monitor Command Prompt       */
 194 #if (CONFIG_COMMANDS & CFG_CMD_KGDB)
 195 #define CFG_CBSIZE      1024            /* Console I/O Buffer Size      */
 196 #else
 197 #define CFG_CBSIZE      256             /* Console I/O Buffer Size      */
 198 #endif
 199 #define CFG_PBSIZE (CFG_CBSIZE+sizeof(CFG_PROMPT)+16) /* Print Buffer Size */
 200 #define CFG_MAXARGS     16              /* max number of command args   */
 201 #define CFG_BARGSIZE    CFG_CBSIZE      /* Boot Argument Buffer Size    */
 202
 203 #define CFG_MEMTEST_START       0x00400000      /* memtest works on     */
 204 #define CFG_MEMTEST_END         0x03c00000      /* 4 ... 60 MB in DRAM  */
 205
 206 #define CFG_LOAD_ADDR           0x100000        /* default load address */
 207
 208 #define CFG_HZ          1000            /* decrementer freq: 1 ms ticks */
 209
 210 #define CFG_BAUDRATE_TABLE      { 9600, 19200, 38400, 57600, 115200, 230400 }
 211
 212 #define CFG_I2C_SPEED           50000
 213 #define CFG_I2C_SLAVE           0x7e
 214
 215 /* these are for the ST M24C02 2kbit serial i2c eeprom */
 216 #define CFG_I2C_EEPROM_ADDR     0x50            /* base address */
 217 #define CFG_I2C_EEPROM_ADDR_LEN 1               /* bytes of address */
 218 #define CFG_I2C_RTC_ADDR        0x51    /* philips PCF8563 RTC address */
 219
 220 /*
 221  * Low Level Configuration Settings
 222  * (address mappings, register initial values, etc.)
 223  * You should know what you are doing if you make changes here.
 224  */
 225
 226 /*-----------------------------------------------------------------------
 227  * Hard Reset Configuration Words
 228  *
 229  * if you change bits in the HRCW, you must also change the CFG_*
 230  * defines for the various registers affected by the HRCW e.g. changing
 231  * HRCW_DPPCxx requires you to also change CFG_SIUMCR.
 232  */
 233 #ifdef DEBUG
 234 #define CFG_HRCW_MASTER (HRCW_BPS11|HRCW_CIP|HRCW_L2CPC01|HRCW_DPPC10|\
 235                          HRCW_ISB100|HRCW_BMS|HRCW_MMR11|HRCW_APPC10|\
 236                          HRCW_MODCK_H0010)
 237 #else
 238 #define CFG_HRCW_MASTER (HRCW_BPS11|HRCW_CIP|HRCW_L2CPC01|HRCW_DPPC10|\
 239                          HRCW_ISB100|HRCW_BMS|HRCW_MMR11|HRCW_APPC10|\
 240                          HRCW_MODCK_H0101)
 241 #endif
 242 /* no slaves so just duplicate the master hrcw */
 243 #define CFG_HRCW_SLAVE1 CFG_HRCW_MASTER
 244 #define CFG_HRCW_SLAVE2 CFG_HRCW_MASTER
 245 #define CFG_HRCW_SLAVE3 CFG_HRCW_MASTER
 246 #define CFG_HRCW_SLAVE4 CFG_HRCW_MASTER
 247 #define CFG_HRCW_SLAVE5 CFG_HRCW_MASTER
 248 #define CFG_HRCW_SLAVE6 CFG_HRCW_MASTER
 249 #define CFG_HRCW_SLAVE7 CFG_HRCW_MASTER
 250
 251 /*-----------------------------------------------------------------------
 252  * Internal Memory Mapped Register
 253  */
 254 #define CFG_IMMR                0xF0000000
 255
 256 /*-----------------------------------------------------------------------
 257  * Definitions for initial stack pointer and data area (in DPRAM)
 258  */
 259 #define CFG_INIT_RAM_ADDR       CFG_IMMR
 260 #define CFG_INIT_RAM_END        0x4000  /* End of used area in DPRAM    */
 261 #define CFG_GBL_DATA_SIZE       128  /* size in bytes reserved for initial data */
 262 #define CFG_GBL_DATA_OFFSET     (CFG_INIT_RAM_END - CFG_GBL_DATA_SIZE)
 263 #define CFG_INIT_SP_OFFSET      CFG_GBL_DATA_OFFSET
 264
 265 /*-----------------------------------------------------------------------
 266  * Start addresses for the final memory configuration
 267  * (Set up by the startup code)
 268  * Please note that CFG_SDRAM_BASE _must_ start at 0
 269  */
 270 #define CFG_SDRAM_BASE          0x00000000
 271 #define CFG_FLASH_BASE          TEXT_BASE
 272 #define CFG_MONITOR_BASE        TEXT_BASE
 273 #define CFG_FPGA_BASE           0x80000000
 274 /*
 275  * unfortunately, CFG_MONITOR_LEN must include the
 276  * (very large i.e. 256kB) environment flash sector
 277  */
 278 #define CFG_MONITOR_LEN         (512 << 10)     /* Reserve 512 kB for Monitor*/
 279 #define CFG_MALLOC_LEN          (128 << 10)     /* Reserve 128 kB for malloc()*/
 280
 281 /*
 282  * For booting Linux, the board info and command line data
 283  * have to be in the first 8 MB of memory, since this is
 284  * the maximum mapped by the Linux kernel during initialization.
 285  */
 286 #define CFG_BOOTMAPSZ           (8 << 20)       /* Initial Mem map for Linux*/
 287
 288 /*-----------------------------------------------------------------------
 289  * FLASH organization
 290  */
 291 #define CFG_MAX_FLASH_BANKS     2       /* max num of memory banks      */
 292 #define CFG_MAX_FLASH_SECT      67      /* max num of sects on one chip */
 293
 294 #define CFG_FLASH_ERASE_TOUT    120000  /* Flash Erase Timeout (in ms)  */
 295 #define CFG_FLASH_WRITE_TOUT    500     /* Flash Write Timeout (in ms)  */
 296
 297 #define CFG_FLASH_TYPE          FLASH_28F640J3A
 298 #define CFG_FLASH_ID            (INTEL_ID_28F640J3A & 0xff)
 299 #define CFG_FLASH_NBLOCKS       64
 300
 301 #define CFG_ENV_IS_IN_FLASH     1
 302 #define CFG_ENV_SIZE            0x1000  /* Total Size of Environment Sector */
 303 #define CFG_ENV_SECT_SIZE       0x40000 /* see README - env sect real size */
 304 #define CFG_ENV_ADDR    (CFG_FLASH_BASE+CFG_MONITOR_LEN-CFG_ENV_SECT_SIZE)
 305
 306 /*-----------------------------------------------------------------------
 307  * Cache Configuration
 308  */
 309 #define CFG_CACHELINE_SIZE      32      /* For MPC8260 CPU              */
 310 #if (CONFIG_COMMANDS & CFG_CMD_KGDB)
 311 #define CFG_CACHELINE_SHIFT     5       /* log base 2 of the above value*/
 312 #endif
 313
 314 /*-----------------------------------------------------------------------
 315  * HIDx - Hardware Implementation-dependent Registers                    2-11
 316  *-----------------------------------------------------------------------
 317  * HID0 also contains cache control - initially enable both caches and
 318  * invalidate contents, then the final state leaves only the instruction
 319  * cache enabled. Note that Power-On and Hard reset invalidate the caches,
 320  * but Soft reset does not.
 321  *
 322  * HID1 has only read-only information - nothing to set.
 323  */
 324 #define CFG_HID0_INIT   (HID0_ICE|HID0_DCE|HID0_ICFI|HID0_DCI|\
 325                                 HID0_IFEM|HID0_ABE)
 326 #ifdef DEBUG
 327 #define CFG_HID0_FINAL  0
 328 #else
 329 #define CFG_HID0_FINAL  (HID0_ICE|HID0_IFEM|HID0_ABE)
 330 #endif
 331 #define CFG_HID2        0
 332
 333 /*-----------------------------------------------------------------------
 334  * RMR - Reset Mode Register                                     5-5
 335  *-----------------------------------------------------------------------
 336  * turn on Checkstop Reset Enable
 337  */
 338 #ifdef DEBUG
 339 #define CFG_RMR         0
 340 #else
 341 #define CFG_RMR         RMR_CSRE
 342 #endif
 343
 344 /*-----------------------------------------------------------------------
 345  * BCR - Bus Configuration                                       4-25
 346  *-----------------------------------------------------------------------
 347  */
 348 #define CFG_BCR         (BCR_ETM)
 349
 350 /*-----------------------------------------------------------------------
 351  * SIUMCR - SIU Module Configuration                             4-31
 352  *-----------------------------------------------------------------------
 353  */
 354 #define CFG_SIUMCR      (SIUMCR_DPPC10|SIUMCR_L2CPC01|\
 355                          SIUMCR_APPC10|SIUMCR_MMR11)
 356
 357 /*-----------------------------------------------------------------------
 358  * SYPCR - System Protection Control                             4-35
 359  * SYPCR can only be written once after reset!
 360  *-----------------------------------------------------------------------
 361  * Watchdog & Bus Monitor Timer max, 60x & Local Bus Monitor enable
 362  */
 363 #if defined(CONFIG_WATCHDOG)
 364 #define CFG_SYPCR       (SYPCR_SWTC|SYPCR_BMT|SYPCR_PBME|SYPCR_LBME|\
 365                          SYPCR_SWRI|SYPCR_SWP|SYPCR_SWE)
 366 #else
 367 #define CFG_SYPCR       (SYPCR_SWTC|SYPCR_BMT|SYPCR_PBME|SYPCR_LBME|\
 368                          SYPCR_SWRI|SYPCR_SWP)
 369 #endif /* CONFIG_WATCHDOG */
 370
 371 /*-----------------------------------------------------------------------
 372  * TMCNTSC - Time Counter Status and Control                     4-40
 373  *-----------------------------------------------------------------------
 374  * Clear once per Second and Alarm Interrupt Status, Set 32KHz timersclk,
 375  * and enable Time Counter
 376  */
 377 #define CFG_TMCNTSC     (TMCNTSC_SEC|TMCNTSC_ALR|TMCNTSC_TCF|TMCNTSC_TCE)
 378
 379 /*-----------------------------------------------------------------------
 380  * PISCR - Periodic Interrupt Status and Control                 4-42
 381  *-----------------------------------------------------------------------
 382  * Clear Periodic Interrupt Status, Set 32KHz timersclk, and enable
 383  * Periodic timer
 384  */
 385 #define CFG_PISCR       (PISCR_PS|PISCR_PTF|PISCR_PTE)
 386
 387 /*-----------------------------------------------------------------------
 388  * SCCR - System Clock Control                                   9-8
 389  *-----------------------------------------------------------------------
 390  * Ensure DFBRG is Divide by 16
 391  */
 392 #define CFG_SCCR        (SCCR_DFBRG01)
 393
 394 /*-----------------------------------------------------------------------
 395  * RCCR - RISC Controller Configuration                         13-7
 396  *-----------------------------------------------------------------------
 397  */
 398 #define CFG_RCCR        0
 399
 400 /*
 401  * Init Memory Controller:
 402  *
 403  * Bank Bus     Machine PortSz  Device
 404  * ---- ---     ------- ------  ------
 405  *  0   60x     GPCM    32 bit  FLASH
 406  *  1   60x     GPCM    32 bit  FLASH (same as 0 - unused for now)
 407  *  2   60x     SDRAM   64 bit  SDRAM
 408  *  3   Local   UPMC     8 bit  Main Xilinx configuration
 409  *  4   Local   GPCM    32 bit  Main Xilinx register mode
 410  *  5   Local   UPMB    32 bit  Main Xilinx port mode
 411  *  6   Local   UPMC     8 bit  Mezz Xilinx configuration
 412  */
 413
 414 /*
 415  * Bank 0 - FLASH
 416  *
 417  * Quotes from the HYMOD IO Board Reference manual:
 418  *
 419  * "The flash memory is two Intel StrataFlash chips, each configured for
 420  *  16 bit operation and connected to give a 32 bit wide port."
 421  *
 422  * "The chip select logic is configured to respond to both *CS0 and *CS1.
 423  *  Therefore the FLASH memory will be mapped to both bank 0 and bank 1.
 424  *  It is suggested that bank 0 be read-only and bank 1 be read/write. The
 425  *  FLASH will then appear as ROM during boot."
 426  *
 427  * Initially, we are only going to use bank 0 in read/write mode.
 428  */
 429
 430 /* 32 bit, read-write, GPCM on 60x bus */
 431 #define CFG_BR0_PRELIM  ((CFG_FLASH_BASE&BRx_BA_MSK)|\
 432                                 BRx_PS_32|BRx_MS_GPCM_P|BRx_V)
 433 /* up to 32 Mb */
 434 #define CFG_OR0_PRELIM  (MEG_TO_AM(32)|ORxG_CSNT|ORxG_ACS_DIV2|ORxG_SCY_10_CLK)
 435
 436 /*
 437  * Bank 2 - SDRAM
 438  *
 439  * Quotes from the HYMOD IO Board Reference manual:
 440  *
 441  * "The main memory is implemented using TC59SM716FTL-10 SDRAM and has a
 442  *  fixed size of 64 Mbytes. The Toshiba TC59SM716FTL-10 is a CMOS synchronous
 443  *  dynamic random access memory organised as 4 banks by 4096 rows by 512
 444  *  columns by 16 bits. Four chips provide a 64-bit port on the 60x bus."
 445  *
 446  * "The locations in SDRAM are accessed using multiplexed address pins to
 447  *  specify row and column. The pins also act to specify commands. The state
 448  *  of the inputs *RAS, *CAS and *WE defines the required action. The a10/AP
 449  *  pin may function as a row address or as the AUTO PRECHARGE control line,
 450  *  depending on the cycle type. The 60x bus SDRAM machine allows the MPC8260
 451  *  address lines to be configured to the required multiplexing scheme."
 452  */
 453
 454 #define CFG_SDRAM_SIZE  64
 455
 456 /* 64 bit, read-write, SDRAM on 60x bus */
 457 #define CFG_BR2_PRELIM  ((CFG_SDRAM_BASE&BRx_BA_MSK)|\
 458                                 BRx_PS_64|BRx_MS_SDRAM_P|BRx_V)
 459 /* 64 Mb, 4 int banks per dev, row start addr bit = A6, 12 row addr lines */
 460 #define CFG_OR2_PRELIM  (MEG_TO_AM(CFG_SDRAM_SIZE)|\
 461                                 ORxS_BPD_4|ORxS_ROWST_PBI1_A6|ORxS_NUMR_12)
 462
 463 /*
 464  * The 60x Bus SDRAM Mode Register (PDSMR) is set as follows:
 465  *
 466  * Page Based Interleaving, Refresh Enable, Address Multiplexing where A5
 467  * is output on A16 pin (A6 on A17, and so on), use address pins A14-A16
 468  * as bank select, A7 is output on SDA10 during an ACTIVATE command,
 469  * earliest timing for ACTIVATE command after REFRESH command is 6 clocks,
 470  * earliest timing for ACTIVATE or REFRESH command after PRECHARGE command
 471  * is 2 clocks, earliest timing for READ/WRITE command after ACTIVATE
 472  * command is 2 clocks, earliest timing for PRECHARGE after last data
 473  * was read is 1 clock, earliest timing for PRECHARGE after last data
 474  * was written is 1 clock, CAS Latency is 2.
 475  */
 476
 477 #define CFG_PSDMR       (PSDMR_PBI|PSDMR_SDAM_A16_IS_A5|\
 478                                 PSDMR_BSMA_A14_A16|PSDMR_SDA10_PBI1_A7|\
 479                                 PSDMR_RFRC_6_CLK|PSDMR_PRETOACT_2W|\
 480                                 PSDMR_ACTTORW_2W|PSDMR_LDOTOPRE_1C|\
 481                                 PSDMR_WRC_1C|PSDMR_CL_2)
 482
 483 /*
 484  * The 60x bus-assigned SDRAM Refresh Timer (PSRT) (10-31) and the Refresh
 485  * Timers Prescale (PTP) value in the Memory Refresh Timer Prescaler Register
 486  * (MPTPR) (10-32) must also be set up (it used to be called the Periodic Timer
 487  * Prescaler, hence the P instead of the R). The refresh timer period is given
 488  * by (note that there was a change in the 8260 UM Errata):
 489  *
 490  *      TimerPeriod = (PSRT + 1) / Fmptc
 491  *
 492  * where Fmptc is the BusClock divided by PTP. i.e.
 493  *
 494  *      TimerPeriod = (PSRT + 1) / (BusClock / PTP)
 495  *
 496  * or
 497  *
 498  *      TImerPeriod = (PTP * (PSRT + 1)) / BusClock
 499  *
 500  * The requirement for the Toshiba TC59SM716FTL-10 is that there must be
 501  * 4K refresh cycles every 64 ms. i.e. one refresh cycle every 64000/4096
 502  * = 15.625 usecs.
 503  *
 504  * So PTP * (PSRT + 1) <= 15.625 * BusClock. At 66.666MHz, PSRT=31 and PTP=32
 505  * appear to be reasonable.
 506  */
 507
 508 #ifdef DEBUG
 509 #define CFG_PSRT        39
 510 #define CFG_MPTPR       MPTPR_PTP_DIV8
 511 #else
 512 #define CFG_PSRT        31
 513 #define CFG_MPTPR       MPTPR_PTP_DIV32
 514 #endif
 515
 516 /*
 517  * Banks 3,4,5 and 6 - FPGA access
 518  *
 519  * Quotes from the HYMOD IO Board Reference manual:
 520  *
 521  * "The IO Board is fitted with a Xilinx XCV300E main FPGA. Provision is made
 522  *  for configuring an optional FPGA on the mezzanine interface.
 523  *
 524  *  Access to the FPGAs may be divided into several catagories:
 525  *
 526  *  1. Configuration
 527  *  2. Register mode access
 528  *  3. Port mode access
 529  *
 530  *  The main FPGA is supported for modes 1, 2 and 3. The mezzanine FPGA can be
 531  *  configured only (mode 1). Consequently there are four access types.
 532  *
 533  *  To improve interface performance and simplify software design, the four
 534  *  possible access types are separately mapped to different memory banks.
 535  *
 536  *  All are accessed using the local bus."
 537  *
 538  *       Device             Mode      Memory Bank Machine Port Size    Access
 539  *
 540  *        Main          Configuration      3       UPMC      8bit       R/W
 541  *        Main            Register         4       GPCM     32bit       R/W
 542  *        Main              Port           5       UPMB     32bit       R/W
 543  *      Mezzanine       Configuration      6       UPMC      8bit       W/O
 544  *
 545  * "Note that mezzanine mode 1 access is write-only."
 546  */
 547
 548 /* all the bank sizes must be a power of two, greater or equal to 32768 */
 549 #define FPGA_MAIN_CFG_BASE      (CFG_FPGA_BASE)
 550 #define FPGA_MAIN_CFG_SIZE      32768
 551 #define FPGA_MAIN_REG_BASE      (FPGA_MAIN_CFG_BASE + FPGA_MAIN_CFG_SIZE)
 552 #define FPGA_MAIN_REG_SIZE      32768
 553 #define FPGA_MAIN_PORT_BASE     (FPGA_MAIN_REG_BASE + FPGA_MAIN_REG_SIZE)
 554 #define FPGA_MAIN_PORT_SIZE     32768
 555 #define FPGA_MEZZ_CFG_BASE      (FPGA_MAIN_PORT_BASE + FPGA_MAIN_PORT_SIZE)
 556 #define FPGA_MEZZ_CFG_SIZE      32768
 557
 558 /* 8 bit, read-write, UPMC */
 559 #define CFG_BR3_PRELIM  (FPGA_MAIN_CFG_BASE|BRx_PS_8|BRx_MS_UPMC|BRx_V)
 560 /* up to 32Kbyte, burst inhibit */
 561 #define CFG_OR3_PRELIM  (P2SZ_TO_AM(FPGA_MAIN_CFG_SIZE)|ORxU_BI)
 562
 563 /* 32 bit, read-write, GPCM */
 564 #define CFG_BR4_PRELIM  (FPGA_MAIN_REG_BASE|BRx_PS_32|BRx_MS_GPCM_L|BRx_V)
 565 /* up to 32Kbyte */
 566 #define CFG_OR4_PRELIM  (P2SZ_TO_AM(FPGA_MAIN_REG_SIZE))
 567
 568 /* 32 bit, read-write, UPMB */
 569 #define CFG_BR5_PRELIM  (FPGA_MAIN_PORT_BASE|BRx_PS_32|BRx_MS_UPMB|BRx_V)
 570 /* up to 32Kbyte */
 571 #define CFG_OR5_PRELIM  (P2SZ_TO_AM(FPGA_MAIN_PORT_SIZE)|ORxU_BI)
 572
 573 /* 8 bit, write-only, UPMC */
 574 #define CFG_BR6_PRELIM  (FPGA_MEZZ_CFG_BASE|BRx_PS_8|BRx_MS_UPMC|BRx_V)
 575 /* up to 32Kbyte, burst inhibit */
 576 #define CFG_OR6_PRELIM  (P2SZ_TO_AM(FPGA_MEZZ_CFG_SIZE)|ORxU_BI)
 577
 578 /*-----------------------------------------------------------------------
 579  * MBMR - Machine B Mode                                        10-27
 580  *-----------------------------------------------------------------------
 581  */
 582 #define CFG_MBMR        (MxMR_BSEL|MxMR_OP_NORM)        /* XXX - needs more */
 583
 584 /*-----------------------------------------------------------------------
 585  * MCMR - Machine C Mode                                        10-27
 586  *-----------------------------------------------------------------------
 587  */
 588 #define CFG_MCMR        (MxMR_BSEL|MxMR_DSx_2_CYCL)     /* XXX - needs more */
 589
 590 /*
 591  * FPGA I/O Port/Bit information
 592  */
 593
 594 #define FPGA_MAIN_PROG_PORT     IOPIN_PORTA
 595 #define FPGA_MAIN_PROG_PIN      4       /* PA4 */
 596 #define FPGA_MAIN_INIT_PORT     IOPIN_PORTA
 597 #define FPGA_MAIN_INIT_PIN      5       /* PA5 */
 598 #define FPGA_MAIN_DONE_PORT     IOPIN_PORTA
 599 #define FPGA_MAIN_DONE_PIN      6       /* PA6 */
 600
 601 #define FPGA_MEZZ_PROG_PORT     IOPIN_PORTA
 602 #define FPGA_MEZZ_PROG_PIN      0       /* PA0 */
 603 #define FPGA_MEZZ_INIT_PORT     IOPIN_PORTA
 604 #define FPGA_MEZZ_INIT_PIN      1       /* PA1 */
 605 #define FPGA_MEZZ_DONE_PORT     IOPIN_PORTA
 606 #define FPGA_MEZZ_DONE_PIN      2       /* PA2 */
 607 #define FPGA_MEZZ_ENABLE_PORT   IOPIN_PORTA
 608 #define FPGA_MEZZ_ENABLE_PIN    3       /* PA3 */
 609
 610 /*
 611  * Internal Definitions
 612  *
 613  * Boot Flags
 614  */
 615 #define BOOTFLAG_COLD   0x01            /* Normal Power-On: Boot from FLASH*/
 616 #define BOOTFLAG_WARM   0x02            /* Software reboot              */
 617
 618 #endif  /* __CONFIG_H */