include/configs/hymod.h

   1 /*
   2  * (C) Copyright 2000
   3  * Murray Jensen <Murray.Jensen@cmst.csiro.au>
   4  *
   5  * See file CREDITS for list of people who contributed to this
   6  * project.
   7  *
   8  * This program is free software; you can redistribute it and/or
   9  * modify it under the terms of the GNU General Public License as
  10  * published by the Free Software Foundation; either version 2 of
  11  * the License, or (at your option) any later version.
  12  *
  13  * This program is distributed in the hope that it will be useful,
  14  * but WITHOUT ANY WARRANTY; without even the implied warranty of
  15  * MERCHANTABILITY or FITNESS FOR A PARTICULAR PURPOSE.  See the
  16  * GNU General Public License for more details.
  17  *
  18  * You should have received a copy of the GNU General Public License
  19  * along with this program; if not, write to the Free Software
  20  * Foundation, Inc., 59 Temple Place, Suite 330, Boston,
  21  * MA 02111-1307 USA
  22  */
  23
  24 /*
  25  * Config header file for Hymod board
  26  */
  27
  28 #ifndef __CONFIG_H
  29 #define __CONFIG_H
  30
  31 /*
  32  * High Level Configuration Options
  33  * (easy to change)
  34  */
  35
  36 #define CONFIG_MPC8260          1       /* This is an MPC8260 CPU       */
  37 #define CONFIG_HYMOD            1       /* ...on a Hymod board          */
  38 #define CONFIG_CPM2             1       /* Has a CPM2 */
  39
  40 #define CONFIG_MISC_INIT_F      1       /* Use misc_init_f()            */
  41
  42 #define CONFIG_BOARD_POSTCLK_INIT       /* have board_postclk_init() function */
  43
  44 /*
  45  * select serial console configuration
  46  *
  47  * if either CONFIG_CONS_ON_SMC or CONFIG_CONS_ON_SCC is selected, then
  48  * CONFIG_CONS_INDEX must be set to the channel number (1-2 for SMC, 1-4
  49  * for SCC).
  50  *
  51  * if CONFIG_CONS_NONE is defined, then the serial console routines must
  52  * defined elsewhere (for example, on the cogent platform, there are serial
  53  * ports on the motherboard which are used for the serial console - see
  54  * cogent/cma101/serial.[ch]).
  55  */
  56 #undef  CONFIG_CONS_ON_SMC              /* define if console on SMC */
  57 #define CONFIG_CONS_ON_SCC              /* define if console on SCC */
  58 #undef  CONFIG_CONS_NONE                /* define if console on something else*/
  59 #define CONFIG_CONS_INDEX       1       /* which serial channel for console */
  60 #define CONFIG_CONS_USE_EXTC            /* SMC/SCC use ext clock not brg_clk */
  61 #define CONFIG_CONS_EXTC_RATE   3686400 /* SMC/SCC ext clk rate in Hz */
  62 #define CONFIG_CONS_EXTC_PINSEL 0       /* pin select 0=CLK3/CLK9,1=CLK5/CLK15*/
  63
  64 /*
  65  * select ethernet configuration
  66  *
  67  * if either CONFIG_ETHER_ON_SCC or CONFIG_ETHER_ON_FCC is selected, then
  68  * CONFIG_ETHER_INDEX must be set to the channel number (1-4 for SCC, 1-3
  69  * for FCC)
  70  *
  71  * if CONFIG_ETHER_NONE is defined, then either the ethernet routines must be
  72  * defined elsewhere (as for the console), or CONFIG_CMD_NET must be unset.
  73  */
  74 #undef  CONFIG_ETHER_ON_SCC             /* define if ether on SCC       */
  75 #define CONFIG_ETHER_ON_FCC             /* define if ether on FCC       */
  76 #undef  CONFIG_ETHER_NONE               /* define if ether on something else */
  77 #define CONFIG_ETHER_INDEX      1       /* which channel for ether      */
  78 #define CONFIG_ETHER_LOOPBACK_TEST      /* add ether external loopback test */
  79
  80 #ifdef CONFIG_ETHER_ON_FCC
  81
  82 #if (CONFIG_ETHER_INDEX == 1)
  83
  84 /*
  85  * - Rx-CLK is CLK10
  86  * - Tx-CLK is CLK11
  87  * - RAM for BD/Buffers is on the 60x Bus (see 28-13)
  88  * - Enable Full Duplex in FSMR
  89  */
  90 # define CFG_CMXFCR_MASK        (CMXFCR_FC1|CMXFCR_RF1CS_MSK|CMXFCR_TF1CS_MSK)
  91 # define CFG_CMXFCR_VALUE       (CMXFCR_RF1CS_CLK10|CMXFCR_TF1CS_CLK11)
  92 # define CFG_CPMFCR_RAMTYPE     0
  93 # define CFG_FCC_PSMR           (FCC_PSMR_FDE|FCC_PSMR_LPB)
  94
  95 # define MDIO_PORT              0               /* Port A */
  96 # define MDIO_DATA_PINMASK      0x00040000      /* Pin 13 */
  97 # define MDIO_CLCK_PINMASK      0x00080000      /* Pin 12 */
  98
  99 #elif (CONFIG_ETHER_INDEX == 2)
 100
 101 /*
 102  * - Rx-CLK is CLK13
 103  * - Tx-CLK is CLK14
 104  * - RAM for BD/Buffers is on the 60x Bus (see 28-13)
 105  * - Enable Full Duplex in FSMR
 106  */
 107 # define CFG_CMXFCR_MASK        (CMXFCR_FC2|CMXFCR_RF2CS_MSK|CMXFCR_TF2CS_MSK)
 108 # define CFG_CMXFCR_VALUE       (CMXFCR_RF2CS_CLK13|CMXFCR_TF2CS_CLK14)
 109 # define CFG_CPMFCR_RAMTYPE     0
 110 # define CFG_FCC_PSMR           (FCC_PSMR_FDE|FCC_PSMR_LPB)
 111
 112 # define MDIO_PORT              0               /* Port A */
 113 # define MDIO_DATA_PINMASK      0x00000040      /* Pin 25 */
 114 # define MDIO_CLCK_PINMASK      0x00000080      /* Pin 24 */
 115
 116 #elif (CONFIG_ETHER_INDEX == 3)
 117
 118 /*
 119  * - Rx-CLK is CLK15
 120  * - Tx-CLK is CLK16
 121  * - RAM for BD/Buffers is on the 60x Bus (see 28-13)
 122  * - Enable Full Duplex in FSMR
 123  */
 124 # define CFG_CMXFCR_MASK        (CMXFCR_FC3|CMXFCR_RF3CS_MSK|CMXFCR_TF3CS_MSK)
 125 # define CFG_CMXFCR_VALUE       (CMXFCR_RF3CS_CLK15|CMXFCR_TF3CS_CLK16)
 126 # define CFG_CPMFCR_RAMTYPE     0
 127 # define CFG_FCC_PSMR           (FCC_PSMR_FDE|FCC_PSMR_LPB)
 128
 129 # define MDIO_PORT              0               /* Port A */
 130 # define MDIO_DATA_PINMASK      0x00000100      /* Pin 23 */
 131 # define MDIO_CLCK_PINMASK      0x00000200      /* Pin 22 */
 132
 133 #endif  /* CONFIG_ETHER_INDEX */
 134
 135 #define CONFIG_MII                      /* MII PHY management   */
 136 #define CONFIG_BITBANGMII               /* bit-bang MII PHY management  */
 137
 138 #define MDIO_ACTIVE     (iop->pdir |=  MDIO_DATA_PINMASK)
 139 #define MDIO_TRISTATE   (iop->pdir &= ~MDIO_DATA_PINMASK)
 140 #define MDIO_READ       ((iop->pdat &  MDIO_DATA_PINMASK) != 0)
 141
 142 #define MDIO(bit)       if(bit) iop->pdat |=  MDIO_DATA_PINMASK; \
 143                         else    iop->pdat &= ~MDIO_DATA_PINMASK
 144
 145 #define MDC(bit)        if(bit) iop->pdat |=  MDIO_CLCK_PINMASK; \
 146                         else    iop->pdat &= ~MDIO_CLCK_PINMASK
 147
 148 #define MIIDELAY        udelay(1)
 149
 150 #endif  /* CONFIG_ETHER_ON_FCC */
 151
 152
 153 /* other options */
 154 #define CONFIG_HARD_I2C         1       /* To enable I2C hardware support       */
 155 #define CONFIG_DTT_ADM1021      1       /* ADM1021 temp sensor support */
 156
 157 /* system clock rate (CLKIN) - equal to the 60x and local bus speed */
 158 #ifdef DEBUG
 159 #define CONFIG_8260_CLKIN       33333333        /* in Hz */
 160 #else
 161 #define CONFIG_8260_CLKIN       66666666        /* in Hz */
 162 #endif
 163
 164 #if defined(CONFIG_CONS_USE_EXTC)
 165 #define CONFIG_BAUDRATE         115200
 166 #else
 167 #define CONFIG_BAUDRATE         9600
 168 #endif
 169
 170 /* default ip addresses - these will be overridden */
 171 #define CONFIG_IPADDR           192.168.1.1     /* hymod "boot" address */
 172 #define CONFIG_SERVERIP         192.168.1.254   /* hymod "server" address */
 173
 174 #define CONFIG_LAST_STAGE_INIT
 175
 176 /*
 177  * Command line configuration.
 178  */
 179 #include <config_cmd_all.h>
 180
 181 #undef CONFIG_CMD_BEDBUG
 182 #undef CONFIG_CMD_BMP
 183 #undef CONFIG_CMD_DISPLAY
 184 #undef CONFIG_CMD_DOC
 185 #undef CONFIG_CMD_EXT2
 186 #undef CONFIG_CMD_FDC
 187 #undef CONFIG_CMD_FDOS
 188 #undef CONFIG_CMD_FPGA
 189 #undef CONFIG_CMD_HWFLOW
 190 #undef CONFIG_CMD_IDE
 191 #undef CONFIG_CMD_JFFS2
 192 #undef CONFIG_CMD_NAND
 193 #undef CONFIG_CMD_MMC
 194 #undef CONFIG_CMD_PCMCIA
 195 #undef CONFIG_CMD_PCI
 196 #undef CONFIG_CMD_USB
 197 #undef CONFIG_CMD_REISER
 198 #undef CONFIG_CMD_SCSI
 199 #undef CONFIG_CMD_SPI
 200 #undef CONFIG_CMD_UNIVERSE
 201 #undef CONFIG_CMD_VFD
 202 #undef CONFIG_CMD_XIMG
 203
 204
 205 #ifdef DEBUG
 206 #define CONFIG_BOOTDELAY        -1      /* autoboot disabled            */
 207 #else
 208 #define CONFIG_BOOTDELAY        5       /* autoboot after 5 seconds     */
 209 #define CONFIG_BOOT_RETRY_TIME 30       /* retry autoboot after 30 secs */
 210 #define CONFIG_BOOT_RETRY_MIN   1       /* can go down to 1 second timeout */
 211 /* Be selective on what keys can delay or stop the autoboot process
 212  *      To stop use: " "
 213  */
 214 #define CONFIG_AUTOBOOT_KEYED
 215 #define CONFIG_AUTOBOOT_PROMPT          "Autobooting in %d seconds, " \
 216                                         "press <SPACE> to stop\n"
 217 #define CONFIG_AUTOBOOT_STOP_STR        " "
 218 #undef CONFIG_AUTOBOOT_DELAY_STR
 219 #define DEBUG_BOOTKEYS          0
 220 #endif
 221
 222 #if defined(CONFIG_CMD_KGDB)
 223 #undef  CONFIG_KGDB_ON_SMC              /* define if kgdb on SMC */
 224 #define CONFIG_KGDB_ON_SCC              /* define if kgdb on SCC */
 225 #undef  CONFIG_KGDB_NONE                /* define if kgdb on something else */
 226 #define CONFIG_KGDB_INDEX       2       /* which serial channel for kgdb */
 227 #define CONFIG_KGDB_USE_EXTC            /* SMC/SCC use ext clock not brg_clk */
 228 #define CONFIG_KGDB_EXTC_RATE   3686400 /* serial ext clk rate in Hz */
 229 #define CONFIG_KGDB_EXTC_PINSEL 0       /* pin select 0=CLK3/CLK9,1=CLK5/CLK15*/
 230 # if defined(CONFIG_KGDB_USE_EXTC)
 231 #define CONFIG_KGDB_BAUDRATE    115200  /* speed to run kgdb serial port at */
 232 # else
 233 #define CONFIG_KGDB_BAUDRATE    9600    /* speed to run kgdb serial port at */
 234 # endif
 235 #endif
 236
 237 #undef  CONFIG_WATCHDOG                 /* disable platform specific watchdog */
 238
 239 #define CONFIG_RTC_PCF8563              /* use Philips PCF8563 RTC      */
 240
 241 /*
 242  * Hymod specific configurable options
 243  */
 244 #undef  CFG_HYMOD_DBLEDS                        /* walk mezz board LEDs */
 245
 246 /*
 247  * Miscellaneous configurable options
 248  */
 249 #define CFG_LONGHELP                    /* undef to save memory         */
 250 #define CFG_PROMPT      "=> "           /* Monitor Command Prompt       */
 251 #if defined(CONFIG_CMD_KGDB)
 252 #define CFG_CBSIZE      1024            /* Console I/O Buffer Size      */
 253 #else
 254 #define CFG_CBSIZE      256             /* Console I/O Buffer Size      */
 255 #endif
 256 #define CFG_PBSIZE (CFG_CBSIZE+sizeof(CFG_PROMPT)+16) /* Print Buffer Size */
 257 #define CFG_MAXARGS     16              /* max number of command args   */
 258 #define CFG_BARGSIZE    CFG_CBSIZE      /* Boot Argument Buffer Size    */
 259
 260 #define CFG_MEMTEST_START       0x00400000      /* memtest works on     */
 261 #define CFG_MEMTEST_END         0x03c00000      /* 4 ... 60 MB in DRAM  */
 262
 263 #define CFG_CLKS_IN_HZ          1       /* everything, incl board info, in Hz */
 264
 265 #define CFG_LOAD_ADDR           0x100000        /* default load address */
 266
 267 #define CFG_HZ          1000            /* decrementer freq: 1 ms ticks */
 268
 269 #define CFG_BAUDRATE_TABLE      { 9600, 19200, 38400, 57600, 115200, 230400 }
 270
 271 #define CFG_I2C_SPEED           50000
 272 #define CFG_I2C_SLAVE           0x7e
 273
 274 /* these are for the ST M24C02 2kbit serial i2c eeprom */
 275 #define CFG_I2C_EEPROM_ADDR     0x50            /* base address */
 276 #define CFG_I2C_EEPROM_ADDR_LEN 1               /* bytes of address */
 277 /* mask of address bits that overflow into the "EEPROM chip address"    */
 278 #define CFG_I2C_EEPROM_ADDR_OVERFLOW    0x07
 279
 280 #define CFG_EEPROM_PAGE_WRITE_ENABLE    1       /* write eeprom in pages */
 281 #define CFG_EEPROM_PAGE_WRITE_BITS      4       /* 16 byte write page size */
 282 #define CFG_EEPROM_PAGE_WRITE_DELAY_MS  10      /* and takes up to 10 msec */
 283
 284 #define CFG_I2C_MULTI_EEPROMS   1               /* hymod has two eeproms */
 285
 286 #define CFG_I2C_RTC_ADDR        0x51    /* philips PCF8563 RTC address */
 287
 288 /*
 289  * standard dtt sensor configuration - bottom bit will determine local or
 290  * remote sensor of the ADM1021, the rest determines index into
 291  * CFG_DTT_ADM1021 array below.
 292  *
 293  * On HYMOD board, the remote sensor should be connected to the MPC8260
 294  * temperature diode thingy, but an errata said this didn't work and
 295  * should be disabled - so it isn't connected.
 296  */
 297 #if 0
 298 #define CONFIG_DTT_SENSORS              { 0, 1 }
 299 #else
 300 #define CONFIG_DTT_SENSORS              { 0 }
 301 #endif
 302
 303 /*
 304  * ADM1021 temp sensor configuration (see dtt/adm1021.c for details).
 305  * there will be one entry in this array for each two (dummy) sensors in
 306  * CONFIG_DTT_SENSORS.
 307  *
 308  * For HYMOD board:
 309  * - only one ADM1021
 310  * - i2c addr 0x2a (both ADD0 and ADD1 are N/C)
 311  * - conversion rate 0x02 = 0.25 conversions/second
 312  * - ALERT ouput disabled
 313  * - local temp sensor enabled, min set to 0 deg, max set to 85 deg
 314  * - remote temp sensor disabled (see comment for CONFIG_DTT_SENSORS above)
 315  */
 316 #define CFG_DTT_ADM1021         { { 0x2a, 0x02, 0, 1, 0, 85, 0, } }
 317
 318 /*
 319  * Low Level Configuration Settings
 320  * (address mappings, register initial values, etc.)
 321  * You should know what you are doing if you make changes here.
 322  */
 323
 324 /*-----------------------------------------------------------------------
 325  * Hard Reset Configuration Words
 326  *
 327  * if you change bits in the HRCW, you must also change the CFG_*
 328  * defines for the various registers affected by the HRCW e.g. changing
 329  * HRCW_DPPCxx requires you to also change CFG_SIUMCR.
 330  */
 331 #ifdef DEBUG
 332 #define CFG_HRCW_MASTER (HRCW_BPS11|HRCW_CIP|HRCW_L2CPC01|HRCW_DPPC10|\
 333                          HRCW_ISB100|HRCW_BMS|HRCW_MMR11|HRCW_APPC10|\
 334                          HRCW_MODCK_H0010)
 335 #else
 336 #define CFG_HRCW_MASTER (HRCW_BPS11|HRCW_CIP|HRCW_L2CPC01|HRCW_DPPC10|\
 337                          HRCW_ISB100|HRCW_BMS|HRCW_MMR11|HRCW_APPC10|\
 338                          HRCW_MODCK_H0101)
 339 #endif
 340 /* no slaves so just duplicate the master hrcw */
 341 #define CFG_HRCW_SLAVE1 CFG_HRCW_MASTER
 342 #define CFG_HRCW_SLAVE2 CFG_HRCW_MASTER
 343 #define CFG_HRCW_SLAVE3 CFG_HRCW_MASTER
 344 #define CFG_HRCW_SLAVE4 CFG_HRCW_MASTER
 345 #define CFG_HRCW_SLAVE5 CFG_HRCW_MASTER
 346 #define CFG_HRCW_SLAVE6 CFG_HRCW_MASTER
 347 #define CFG_HRCW_SLAVE7 CFG_HRCW_MASTER
 348
 349 /*-----------------------------------------------------------------------
 350  * Internal Memory Mapped Register
 351  */
 352 #define CFG_IMMR                0xF0000000
 353
 354 /*-----------------------------------------------------------------------
 355  * Definitions for initial stack pointer and data area (in DPRAM)
 356  */
 357 #define CFG_INIT_RAM_ADDR       CFG_IMMR
 358 #define CFG_INIT_RAM_END        0x4000  /* End of used area in DPRAM    */
 359 #define CFG_GBL_DATA_SIZE       128  /* size in bytes reserved for initial data */
 360 #define CFG_GBL_DATA_OFFSET     (CFG_INIT_RAM_END - CFG_GBL_DATA_SIZE)
 361 #define CFG_INIT_SP_OFFSET      CFG_GBL_DATA_OFFSET
 362
 363 /*-----------------------------------------------------------------------
 364  * Start addresses for the final memory configuration
 365  * (Set up by the startup code)
 366  * Please note that CFG_SDRAM_BASE _must_ start at 0
 367  */
 368 #define CFG_SDRAM_BASE          0x00000000
 369 #define CFG_FLASH_BASE          TEXT_BASE
 370 #define CFG_MONITOR_BASE        TEXT_BASE
 371 #define CFG_FPGA_BASE           0x80000000
 372 /*
 373  * unfortunately, CFG_MONITOR_LEN must include the
 374  * (very large i.e. 256kB) environment flash sector
 375  */
 376 #define CFG_MONITOR_LEN         (512 << 10)     /* Reserve 512 kB for Monitor*/
 377 #define CFG_MALLOC_LEN          (128 << 10)     /* Reserve 128 kB for malloc()*/
 378
 379 /*
 380  * For booting Linux, the board info and command line data
 381  * have to be in the first 8 MB of memory, since this is
 382  * the maximum mapped by the Linux kernel during initialization.
 383  */
 384 #define CFG_BOOTMAPSZ           (8 << 20)       /* Initial Mem map for Linux*/
 385
 386 /*-----------------------------------------------------------------------
 387  * FLASH organization
 388  */
 389 #define CFG_MAX_FLASH_BANKS     2       /* max num of memory banks      */
 390 #define CFG_MAX_FLASH_SECT      67      /* max num of sects on one chip */
 391
 392 #define CFG_FLASH_ERASE_TOUT    120000  /* Flash Erase Timeout (in ms)  */
 393 #define CFG_FLASH_WRITE_TOUT    500     /* Flash Write Timeout (in ms)  */
 394
 395 #define CFG_ENV_IS_IN_FLASH     1
 396 #define CFG_ENV_SIZE            0x40000 /* Total Size of Environment Sector */
 397 #define CFG_ENV_SECT_SIZE       0x40000 /* see README - env sect real size */
 398 #define CFG_ENV_ADDR    (CFG_FLASH_BASE+CFG_MONITOR_LEN-CFG_ENV_SECT_SIZE)
 399
 400 /*-----------------------------------------------------------------------
 401  * Cache Configuration
 402  */
 403 #define CFG_CACHELINE_SIZE      32      /* For MPC8260 CPU              */
 404 #if defined(CONFIG_CMD_KGDB)
 405 #define CFG_CACHELINE_SHIFT     5       /* log base 2 of the above value*/
 406 #endif
 407
 408 /*-----------------------------------------------------------------------
 409  * HIDx - Hardware Implementation-dependent Registers                    2-11
 410  *-----------------------------------------------------------------------
 411  * HID0 also contains cache control - initially enable both caches and
 412  * invalidate contents, then the final state leaves only the instruction
 413  * cache enabled. Note that Power-On and Hard reset invalidate the caches,
 414  * but Soft reset does not.
 415  *
 416  * HID1 has only read-only information - nothing to set.
 417  */
 418 #define CFG_HID0_INIT   (HID0_ICE|HID0_DCE|HID0_ICFI|HID0_DCI|\
 419                                 HID0_IFEM|HID0_ABE)
 420 #ifdef DEBUG
 421 #define CFG_HID0_FINAL  0
 422 #else
 423 #define CFG_HID0_FINAL  (HID0_ICE|HID0_IFEM|HID0_ABE)
 424 #endif
 425 #define CFG_HID2        0
 426
 427 /*-----------------------------------------------------------------------
 428  * RMR - Reset Mode Register                                     5-5
 429  *-----------------------------------------------------------------------
 430  * turn on Checkstop Reset Enable
 431  */
 432 #ifdef DEBUG
 433 #define CFG_RMR         0
 434 #else
 435 #define CFG_RMR         RMR_CSRE
 436 #endif
 437
 438 /*-----------------------------------------------------------------------
 439  * BCR - Bus Configuration                                       4-25
 440  *-----------------------------------------------------------------------
 441  */
 442 #define CFG_BCR         (BCR_ETM)
 443
 444 /*-----------------------------------------------------------------------
 445  * SIUMCR - SIU Module Configuration                             4-31
 446  *-----------------------------------------------------------------------
 447  */
 448 #define CFG_SIUMCR      (SIUMCR_DPPC10|SIUMCR_L2CPC01|\
 449                          SIUMCR_APPC10|SIUMCR_MMR11)
 450
 451 /*-----------------------------------------------------------------------
 452  * SYPCR - System Protection Control                             4-35
 453  * SYPCR can only be written once after reset!
 454  *-----------------------------------------------------------------------
 455  * Watchdog & Bus Monitor Timer max, 60x & Local Bus Monitor enable
 456  */
 457 #if defined(CONFIG_WATCHDOG)
 458 #define CFG_SYPCR       (SYPCR_SWTC|SYPCR_BMT|SYPCR_PBME|SYPCR_LBME|\
 459                          SYPCR_SWRI|SYPCR_SWP|SYPCR_SWE)
 460 #else
 461 #define CFG_SYPCR       (SYPCR_SWTC|SYPCR_BMT|SYPCR_PBME|SYPCR_LBME|\
 462                          SYPCR_SWRI|SYPCR_SWP)
 463 #endif /* CONFIG_WATCHDOG */
 464
 465 /*-----------------------------------------------------------------------
 466  * TMCNTSC - Time Counter Status and Control                     4-40
 467  *-----------------------------------------------------------------------
 468  * Clear once per Second and Alarm Interrupt Status, Set 32KHz timersclk,
 469  * and enable Time Counter
 470  */
 471 #define CFG_TMCNTSC     (TMCNTSC_SEC|TMCNTSC_ALR|TMCNTSC_TCF|TMCNTSC_TCE)
 472
 473 /*-----------------------------------------------------------------------
 474  * PISCR - Periodic Interrupt Status and Control                 4-42
 475  *-----------------------------------------------------------------------
 476  * Clear Periodic Interrupt Status, Set 32KHz timersclk, and enable
 477  * Periodic timer
 478  */
 479 #define CFG_PISCR       (PISCR_PS|PISCR_PTF|PISCR_PTE)
 480
 481 /*-----------------------------------------------------------------------
 482  * SCCR - System Clock Control                                   9-8
 483  *-----------------------------------------------------------------------
 484  * Ensure DFBRG is Divide by 16
 485  */
 486 #define CFG_SCCR        (SCCR_DFBRG01)
 487
 488 /*-----------------------------------------------------------------------
 489  * RCCR - RISC Controller Configuration                         13-7
 490  *-----------------------------------------------------------------------
 491  */
 492 #define CFG_RCCR        0
 493
 494 /*
 495  * Init Memory Controller:
 496  *
 497  * Bank Bus     Machine PortSz  Device
 498  * ---- ---     ------- ------  ------
 499  *  0   60x     GPCM    32 bit  FLASH
 500  *  1   60x     GPCM    32 bit  FLASH (same as 0 - unused for now)
 501  *  2   60x     SDRAM   64 bit  SDRAM
 502  *  3   Local   UPMC     8 bit  Main Xilinx configuration
 503  *  4   Local   GPCM    32 bit  Main Xilinx register mode
 504  *  5   Local   UPMB    32 bit  Main Xilinx port mode
 505  *  6   Local   UPMC     8 bit  Mezz Xilinx configuration
 506  */
 507
 508 /*
 509  * Bank 0 - FLASH
 510  *
 511  * Quotes from the HYMOD IO Board Reference manual:
 512  *
 513  * "The flash memory is two Intel StrataFlash chips, each configured for
 514  *  16 bit operation and connected to give a 32 bit wide port."
 515  *
 516  * "The chip select logic is configured to respond to both *CS0 and *CS1.
 517  *  Therefore the FLASH memory will be mapped to both bank 0 and bank 1.
 518  *  It is suggested that bank 0 be read-only and bank 1 be read/write. The
 519  *  FLASH will then appear as ROM during boot."
 520  *
 521  * Initially, we are only going to use bank 0 in read/write mode.
 522  */
 523
 524 /* 32 bit, read-write, GPCM on 60x bus */
 525 #define CFG_BR0_PRELIM  ((CFG_FLASH_BASE&BRx_BA_MSK)|\
 526                                 BRx_PS_32|BRx_MS_GPCM_P|BRx_V)
 527 /* up to 32 Mb */
 528 #define CFG_OR0_PRELIM  (MEG_TO_AM(32)|ORxG_CSNT|ORxG_ACS_DIV2|ORxG_SCY_10_CLK)
 529
 530 /*
 531  * Bank 2 - SDRAM
 532  *
 533  * Quotes from the HYMOD IO Board Reference manual:
 534  *
 535  * "The main memory is implemented using TC59SM716FTL-10 SDRAM and has a
 536  *  fixed size of 64 Mbytes. The Toshiba TC59SM716FTL-10 is a CMOS synchronous
 537  *  dynamic random access memory organised as 4 banks by 4096 rows by 512
 538  *  columns by 16 bits. Four chips provide a 64-bit port on the 60x bus."
 539  *
 540  * "The locations in SDRAM are accessed using multiplexed address pins to
 541  *  specify row and column. The pins also act to specify commands. The state
 542  *  of the inputs *RAS, *CAS and *WE defines the required action. The a10/AP
 543  *  pin may function as a row address or as the AUTO PRECHARGE control line,
 544  *  depending on the cycle type. The 60x bus SDRAM machine allows the MPC8260
 545  *  address lines to be configured to the required multiplexing scheme."
 546  */
 547
 548 #define CFG_SDRAM_SIZE  64
 549
 550 /* 64 bit, read-write, SDRAM on 60x bus */
 551 #define CFG_BR2_PRELIM  ((CFG_SDRAM_BASE&BRx_BA_MSK)|\
 552                                 BRx_PS_64|BRx_MS_SDRAM_P|BRx_V)
 553 /* 64 Mb, 4 int banks per dev, row start addr bit = A6, 12 row addr lines */
 554 #define CFG_OR2_PRELIM  (MEG_TO_AM(CFG_SDRAM_SIZE)|\
 555                                 ORxS_BPD_4|ORxS_ROWST_PBI1_A6|ORxS_NUMR_12)
 556
 557 /*
 558  * The 60x Bus SDRAM Mode Register (PDSMR) is set as follows:
 559  *
 560  * Page Based Interleaving, Refresh Enable, Address Multiplexing where A5
 561  * is output on A16 pin (A6 on A17, and so on), use address pins A14-A16
 562  * as bank select, A7 is output on SDA10 during an ACTIVATE command,
 563  * earliest timing for ACTIVATE command after REFRESH command is 6 clocks,
 564  * earliest timing for ACTIVATE or REFRESH command after PRECHARGE command
 565  * is 2 clocks, earliest timing for READ/WRITE command after ACTIVATE
 566  * command is 2 clocks, earliest timing for PRECHARGE after last data
 567  * was read is 1 clock, earliest timing for PRECHARGE after last data
 568  * was written is 1 clock, CAS Latency is 2.
 569  */
 570
 571 #define CFG_PSDMR       (PSDMR_PBI|PSDMR_SDAM_A16_IS_A5|\
 572                                 PSDMR_BSMA_A14_A16|PSDMR_SDA10_PBI1_A7|\
 573                                 PSDMR_RFRC_6_CLK|PSDMR_PRETOACT_2W|\
 574                                 PSDMR_ACTTORW_2W|PSDMR_LDOTOPRE_1C|\
 575                                 PSDMR_WRC_1C|PSDMR_CL_2)
 576
 577 /*
 578  * The 60x bus-assigned SDRAM Refresh Timer (PSRT) (10-31) and the Refresh
 579  * Timers Prescale (PTP) value in the Memory Refresh Timer Prescaler Register
 580  * (MPTPR) (10-32) must also be set up (it used to be called the Periodic Timer
 581  * Prescaler, hence the P instead of the R). The refresh timer period is given
 582  * by (note that there was a change in the 8260 UM Errata):
 583  *
 584  *      TimerPeriod = (PSRT + 1) / Fmptc
 585  *
 586  * where Fmptc is the BusClock divided by PTP. i.e.
 587  *
 588  *      TimerPeriod = (PSRT + 1) / (BusClock / PTP)
 589  *
 590  * or
 591  *
 592  *      TImerPeriod = (PTP * (PSRT + 1)) / BusClock
 593  *
 594  * The requirement for the Toshiba TC59SM716FTL-10 is that there must be
 595  * 4K refresh cycles every 64 ms. i.e. one refresh cycle every 64000/4096
 596  * = 15.625 usecs.
 597  *
 598  * So PTP * (PSRT + 1) <= 15.625 * BusClock. At 66.666MHz, PSRT=31 and PTP=32
 599  * appear to be reasonable.
 600  */
 601
 602 #ifdef DEBUG
 603 #define CFG_PSRT        39
 604 #define CFG_MPTPR       MPTPR_PTP_DIV8
 605 #else
 606 #define CFG_PSRT        31
 607 #define CFG_MPTPR       MPTPR_PTP_DIV32
 608 #endif
 609
 610 /*
 611  * Banks 3,4,5 and 6 - FPGA access
 612  *
 613  * Quotes from the HYMOD IO Board Reference manual:
 614  *
 615  * "The IO Board is fitted with a Xilinx XCV300E main FPGA. Provision is made
 616  *  for configuring an optional FPGA on the mezzanine interface.
 617  *
 618  *  Access to the FPGAs may be divided into several catagories:
 619  *
 620  *  1. Configuration
 621  *  2. Register mode access
 622  *  3. Port mode access
 623  *
 624  *  The main FPGA is supported for modes 1, 2 and 3. The mezzanine FPGA can be
 625  *  configured only (mode 1). Consequently there are four access types.
 626  *
 627  *  To improve interface performance and simplify software design, the four
 628  *  possible access types are separately mapped to different memory banks.
 629  *
 630  *  All are accessed using the local bus."
 631  *
 632  *       Device             Mode      Memory Bank Machine Port Size    Access
 633  *
 634  *        Main          Configuration      3       UPMC      8bit       R/W
 635  *        Main            Register         4       GPCM     32bit       R/W
 636  *        Main              Port           5       UPMB     32bit       R/W
 637  *      Mezzanine       Configuration      6       UPMC      8bit       W/O
 638  *
 639  * "Note that mezzanine mode 1 access is write-only."
 640  */
 641
 642 /* all the bank sizes must be a power of two, greater or equal to 32768 */
 643 #define FPGA_MAIN_CFG_BASE      (CFG_FPGA_BASE)
 644 #define FPGA_MAIN_CFG_SIZE      32768
 645 #define FPGA_MAIN_REG_BASE      (FPGA_MAIN_CFG_BASE + FPGA_MAIN_CFG_SIZE)
 646 #define FPGA_MAIN_REG_SIZE      32768
 647 #define FPGA_MAIN_PORT_BASE     (FPGA_MAIN_REG_BASE + FPGA_MAIN_REG_SIZE)
 648 #define FPGA_MAIN_PORT_SIZE     32768
 649 #define FPGA_MEZZ_CFG_BASE      (FPGA_MAIN_PORT_BASE + FPGA_MAIN_PORT_SIZE)
 650 #define FPGA_MEZZ_CFG_SIZE      32768
 651
 652 /* 8 bit, read-write, UPMC */
 653 #define CFG_BR3_PRELIM  (FPGA_MAIN_CFG_BASE|BRx_PS_8|BRx_MS_UPMC|BRx_V)
 654 /* up to 32Kbyte, burst inhibit */
 655 #define CFG_OR3_PRELIM  (P2SZ_TO_AM(FPGA_MAIN_CFG_SIZE)|ORxU_BI)
 656
 657 /* 32 bit, read-write, GPCM */
 658 #define CFG_BR4_PRELIM  (FPGA_MAIN_REG_BASE|BRx_PS_32|BRx_MS_GPCM_L|BRx_V)
 659 /* up to 32Kbyte */
 660 #define CFG_OR4_PRELIM  (P2SZ_TO_AM(FPGA_MAIN_REG_SIZE))
 661
 662 /* 32 bit, read-write, UPMB */
 663 #define CFG_BR5_PRELIM  (FPGA_MAIN_PORT_BASE|BRx_PS_32|BRx_MS_UPMB|BRx_V)
 664 /* up to 32Kbyte */
 665 #define CFG_OR5_PRELIM  (P2SZ_TO_AM(FPGA_MAIN_PORT_SIZE)|ORxU_BI)
 666
 667 /* 8 bit, write-only, UPMC */
 668 #define CFG_BR6_PRELIM  (FPGA_MEZZ_CFG_BASE|BRx_PS_8|BRx_MS_UPMC|BRx_V)
 669 /* up to 32Kbyte, burst inhibit */
 670 #define CFG_OR6_PRELIM  (P2SZ_TO_AM(FPGA_MEZZ_CFG_SIZE)|ORxU_BI)
 671
 672 /*-----------------------------------------------------------------------
 673  * MBMR - Machine B Mode                                        10-27
 674  *-----------------------------------------------------------------------
 675  */
 676 #define CFG_MBMR        (MxMR_BSEL|MxMR_OP_NORM)        /* XXX - needs more */
 677
 678 /*-----------------------------------------------------------------------
 679  * MCMR - Machine C Mode                                        10-27
 680  *-----------------------------------------------------------------------
 681  */
 682 #define CFG_MCMR        (MxMR_BSEL|MxMR_DSx_2_CYCL)     /* XXX - needs more */
 683
 684 /*
 685  * FPGA I/O Port/Bit information
 686  */
 687
 688 #define FPGA_MAIN_PROG_PORT     IOPIN_PORTA
 689 #define FPGA_MAIN_PROG_PIN      4       /* PA4 */
 690 #define FPGA_MAIN_INIT_PORT     IOPIN_PORTA
 691 #define FPGA_MAIN_INIT_PIN      5       /* PA5 */
 692 #define FPGA_MAIN_DONE_PORT     IOPIN_PORTA
 693 #define FPGA_MAIN_DONE_PIN      6       /* PA6 */
 694
 695 #define FPGA_MEZZ_PROG_PORT     IOPIN_PORTA
 696 #define FPGA_MEZZ_PROG_PIN      0       /* PA0 */
 697 #define FPGA_MEZZ_INIT_PORT     IOPIN_PORTA
 698 #define FPGA_MEZZ_INIT_PIN      1       /* PA1 */
 699 #define FPGA_MEZZ_DONE_PORT     IOPIN_PORTA
 700 #define FPGA_MEZZ_DONE_PIN      2       /* PA2 */
 701 #define FPGA_MEZZ_ENABLE_PORT   IOPIN_PORTA
 702 #define FPGA_MEZZ_ENABLE_PIN    3       /* PA3 */
 703
 704 /*
 705  * FPGA Interrupt configuration
 706  */
 707 #define FPGA_MAIN_IRQ           SIU_INT_IRQ2
 708
 709 /*
 710  * Internal Definitions
 711  *
 712  * Boot Flags
 713  */
 714 #define BOOTFLAG_COLD   0x01            /* Normal Power-On: Boot from FLASH*/
 715 #define BOOTFLAG_WARM   0x02            /* Software reboot              */
 716
 717 /*
 718  * JFFS2 partitions
 719  *
 720  */
 721 /* No command line, one static partition, whole device */
 722 #undef CONFIG_JFFS2_CMDLINE
 723 #define CONFIG_JFFS2_DEV                "nor0"
 724 #define CONFIG_JFFS2_PART_SIZE          0xFFFFFFFF
 725 #define CONFIG_JFFS2_PART_OFFSET        0x00000000
 726
 727 /* mtdparts command line support */
 728 /*
 729 #define CONFIG_JFFS2_CMDLINE
 730 #define MTDIDS_DEFAULT          ""
 731 #define MTDPARTS_DEFAULT        ""
 732 */
 733
 734 #endif  /* __CONFIG_H */