include/configs/jadecpu.h

   1 /*
   2  * (C) Copyright 2010
   3  * Matthias Weisser <weisserm@arcor.de>
   4  *
   5  * Configuation settings for the jadecpu board
   6  *
   7  * SPDX-License-Identifier:     GPL-2.0+
   8  */
   9
  10 #ifndef __CONFIG_H
  11 #define __CONFIG_H
  12
  13 #define CONFIG_MB86R0x
  14 #define CONFIG_MB86R0x_IOCLK    get_bus_freq(0)
  15 #define CONFIG_SYS_HZ           1000
  16 #define CONFIG_SYS_TEXT_BASE    0x10000000
  17
  18 #define CONFIG_ARM926EJS        1       /* This is an ARM926EJS Core    */
  19
  20 #define CONFIG_USE_ARCH_MEMCPY
  21 #define CONFIG_USE_ARCH_MEMSET
  22
  23 #define MACH_TYPE_JADECPU       2636
  24
  25 #define CONFIG_MACH_TYPE MACH_TYPE_JADECPU
  26
  27 /*
  28  * Environment settings
  29  */
  30 #define CONFIG_EXTRA_ENV_SETTINGS \
  31         "gs_fast_boot=setenv bootdelay 5\0" \
  32         "gs_slow_boot=setenv bootdelay 10\0" \
  33         "bootcmd=dcache off; mw.l 0x40000000 0 1024; usb start;" \
  34                 "fatls usb 0; fatload usb 0 0x40000000 jadecpu-init.bin;" \
  35                 "bootelf 0x40000000\0" \
  36         ""
  37
  38 #define CONFIG_CMDLINE_TAG      1       /* enable passing of ATAGs      */
  39 #define CONFIG_SETUP_MEMORY_TAGS 1
  40 #define CONFIG_INITRD_TAG       1
  41 #define CONFIG_BOARD_LATE_INIT
  42
  43 /*
  44  * Compressions
  45  */
  46 #define CONFIG_LZO
  47
  48 /*
  49  * Hardware drivers
  50  */
  51
  52 /*
  53  * Serial
  54  */
  55 #define CONFIG_SYS_NS16550
  56 #define CONFIG_SYS_NS16550_SERIAL
  57 #define CONFIG_SYS_NS16550_REG_SIZE             (-4)
  58 #define CONFIG_SYS_NS16550_CLK                  get_bus_freq(0)
  59 #define CONFIG_SYS_NS16550_COM1                 0xfffe1000      /* UART 0 */
  60 #define CONFIG_SYS_NS16550_COM2                 0xfff50000      /* UART 2 */
  61 #define CONFIG_SYS_NS16550_COM3                 0xfff51000      /* UART 3 */
  62 #define CONFIG_SYS_NS16550_COM4                 0xfff43000      /* UART 4 */
  63
  64 #define CONFIG_CONS_INDEX       4
  65
  66 /*
  67  * Ethernet
  68  */
  69 #define CONFIG_SMC911X
  70 #define CONFIG_SMC911X_BASE     0x02000000
  71 #define CONFIG_SMC911X_16_BIT
  72
  73 /*
  74  * Video
  75  */
  76 #define CONFIG_VIDEO
  77 #define CONFIG_VIDEO_MB86R0xGDC
  78 #define CONFIG_SYS_WHITE_ON_BLACK
  79 #define CONFIG_CFB_CONSOLE
  80 #define CONFIG_SYS_CONSOLE_IS_IN_ENV
  81 #define CONFIG_SYS_CONSOLE_ENV_OVERWRITE
  82 #define CONFIG_VIDEO_LOGO
  83 #define CONFIG_SPLASH_SCREEN
  84 #define CONFIG_SPLASH_SCREEN_ALIGN
  85 #define CONFIG_VIDEO_BMP_LOGO
  86 #define CONFIG_VIDEO_BMP_GZIP
  87 #define CONFIG_VIDEO_BMP_RLE8
  88 #define CONFIG_SYS_VIDEO_LOGO_MAX_SIZE  (800*480 + 256*4 + 10*1024)
  89 #define VIDEO_FB_16BPP_WORD_SWAP
  90 #define VIDEO_KBD_INIT_FCT              0
  91 #define VIDEO_TSTC_FCT                  serial_tstc
  92 #define VIDEO_GETC_FCT                  serial_getc
  93
  94 /*
  95  * BOOTP options
  96  */
  97 #define CONFIG_BOOTP_BOOTFILESIZE       1
  98 #define CONFIG_BOOTP_BOOTPATH           1
  99 #define CONFIG_BOOTP_GATEWAY            1
 100 #define CONFIG_BOOTP_HOSTNAME           1
 101
 102 /*
 103  * Command line configuration.
 104  */
 105 #include <config_cmd_default.h>
 106 #undef CONFIG_CMD_BDI
 107 #undef CONFIG_CMD_FPGA
 108 #undef CONFIG_CMD_IMLS
 109 #undef CONFIG_CMD_LOADS
 110 #undef CONFIG_CMD_SOURCE
 111 #undef CONFIG_CMD_NFS
 112 #undef CONFIG_CMD_XIMG
 113
 114 #define CONFIG_CMD_BMP
 115 #define CONFIG_CMD_DHCP
 116 #define CONFIG_CMD_ELF
 117 #define CONFIG_CMD_FAT
 118 #define CONFIG_CMD_PING
 119 #define CONFIG_CMD_USB
 120 #define CONFIG_CMD_CACHE
 121
 122 #define CONFIG_SYS_HUSH_PARSER
 123
 124 /* USB */
 125 #define CONFIG_USB_OHCI_NEW
 126 #define CONFIG_SYS_USB_OHCI_REGS_BASE       0xFFF81000
 127 #define CONFIG_SYS_USB_OHCI_SLOT_NAME       "mb86r0x"
 128 #define CONFIG_SYS_USB_OHCI_MAX_ROOT_PORTS  1
 129 #define CONFIG_USB_STORAGE
 130 #define CONFIG_DOS_PARTITION
 131
 132 /* SDRAM */
 133 #define CONFIG_NR_DRAM_BANKS    1
 134 #define PHYS_SDRAM              0x40000000      /* Start address of DDRRAM */
 135 #define PHYS_SDRAM_SIZE 0x08000000      /* 128 megs */
 136
 137 #define CONFIG_SYS_SDRAM_BASE   PHYS_SDRAM
 138 #define CONFIG_SYS_INIT_SP_ADDR 0x01008000
 139
 140 /*
 141  * FLASH and environment organization
 142  */
 143 #define CONFIG_SYS_FLASH_BASE           0x10000000
 144 #define CONFIG_SYS_MAX_FLASH_BANKS      1
 145 #define CONFIG_SYS_MAX_FLASH_SECT       256
 146 #define CONFIG_SYS_MONITOR_BASE CONFIG_SYS_FLASH_BASE
 147
 148 #define CONFIG_ENV_ADDR         (CONFIG_SYS_FLASH_BASE + 0x00040000)
 149 #define CONFIG_ENV_IS_IN_FLASH          1
 150 #define CONFIG_ENV_SECT_SIZE            (128 * 1024)
 151 #define CONFIG_ENV_SIZE         (128 * 1024)
 152
 153 /*
 154  * CFI FLASH driver setup
 155  */
 156 #define CONFIG_SYS_FLASH_CFI            1
 157 #define CONFIG_FLASH_CFI_DRIVER 1
 158 #define CONFIG_SYS_FLASH_USE_BUFFER_WRITE       1       /* ~10x faster */
 159
 160 #define CONFIG_SYS_LOAD_ADDR            0x40000000      /* load address */
 161
 162 #define CONFIG_SYS_MEMTEST_START        (PHYS_SDRAM + (512*1024))
 163 #define CONFIG_SYS_MEMTEST_END          (PHYS_SDRAM + PHYS_SDRAM_SIZE)
 164
 165 #define CONFIG_BAUDRATE         115200
 166
 167 #define CONFIG_SYS_PROMPT       "jade> "
 168 #define CONFIG_SYS_CBSIZE       256
 169 #define CONFIG_SYS_MAXARGS      16
 170 #define CONFIG_SYS_PBSIZE       (CONFIG_SYS_CBSIZE + \
 171                                 sizeof(CONFIG_SYS_PROMPT) + 16)
 172 #define CONFIG_SYS_LONGHELP     1
 173 #define CONFIG_CMDLINE_EDITING  1
 174
 175 #define CONFIG_PREBOOT  ""
 176
 177 #define CONFIG_BOOTDELAY        5
 178 #define CONFIG_AUTOBOOT_KEYED
 179 #define CONFIG_AUTOBOOT_PROMPT "boot in %d s\n", bootdelay
 180 #define CONFIG_AUTOBOOT_DELAY_STR       "delaygs"
 181 #define CONFIG_AUTOBOOT_STOP_STR        "stopgs"
 182
 183 /*
 184  * Size of malloc() pool
 185  */
 186 #define CONFIG_SYS_MALLOC_LEN   (10 << 20)
 187 #define CONFIG_SYS_MEM_TOP_HIDE (4 << 20)
 188
 189 /*
 190  * Clock reset generator init
 191  */
 192 #define CONFIG_SYS_CRG_CRHA_INIT                0xffff
 193 #define CONFIG_SYS_CRG_CRPA_INIT                0xffff
 194 #define CONFIG_SYS_CRG_CRPB_INIT                0xfffe
 195 #define CONFIG_SYS_CRG_CRHB_INIT                0xffff
 196 #define CONFIG_SYS_CRG_CRAM_INIT                0xffef
 197
 198 /*
 199  * Memory controller settings
 200  */
 201 #define CONFIG_SYS_MEMC_MCFMODE0_INIT   0x00000001      /* 16bit */
 202 #define CONFIG_SYS_MEMC_MCFMODE2_INIT   0x00000001      /* 16bit */
 203 #define CONFIG_SYS_MEMC_MCFMODE4_INIT   0x00000021      /* 16bit, Page*/
 204 #define CONFIG_SYS_MEMC_MCFTIM0_INIT    0x16191008
 205 #define CONFIG_SYS_MEMC_MCFTIM2_INIT    0x03061008
 206 #define CONFIG_SYS_MEMC_MCFTIM4_INIT    0x03061804
 207 #define CONFIG_SYS_MEMC_MCFAREA0_INIT   0x000000c0      /* 0x0c000000 1MB */
 208 #define CONFIG_SYS_MEMC_MCFAREA2_INIT   0x00000020      /* 0x02000000 1MB */
 209 #define CONFIG_SYS_MEMC_MCFAREA4_INIT   0x001f0000      /* 0x10000000 32 MB */
 210
 211 /*
 212  * DDR2 controller init settings
 213  */
 214 #define CONFIG_SYS_DDR2_DRIMS_INIT      0x5555
 215 #define CONFIG_SYS_CCNT_CDCRC_INIT_1    0x00000002
 216 #define CONFIG_SYS_CCNT_CDCRC_INIT_2    0x00000003
 217 #define CONFIG_SYS_DDR2_DRIC1_INIT      0x003f
 218 #define CONFIG_SYS_DDR2_DRIC2_INIT      0x0000
 219 #define CONFIG_SYS_DDR2_DRCA_INIT       0xc124  /* 512Mbit DDR2SDRAM x 2 */
 220 #define CONFIG_SYS_DDR2_DRCM_INIT       0x0032
 221 #define CONFIG_SYS_DDR2_DRCST1_INIT     0x3418
 222 #define CONFIG_SYS_DDR2_DRCST2_INIT     0x6e32
 223 #define CONFIG_SYS_DDR2_DRCR_INIT       0x0141
 224 #define CONFIG_SYS_DDR2_DRCF_INIT       0x0002
 225 #define CONFIG_SYS_DDR2_DRASR_INIT      0x0001
 226 #define CONFIG_SYS_DDR2_DROBS_INIT      0x0001
 227 #define CONFIG_SYS_DDR2_DROABA_INIT     0x0103
 228 #define CONFIG_SYS_DDR2_DRIBSODT1_INIT  0x003F
 229 #define CONFIG_SYS_DDR2_DROS_INIT       0x0001
 230
 231 /*
 232  * DRAM init sequence
 233  */
 234
 235 /* PALL Command */
 236 #define CONFIG_SYS_DDR2_INIT_DRIC1_1    0x0017
 237 #define CONFIG_SYS_DDR2_INIT_DRIC2_1    0x0400
 238
 239 /* EMR(2) command */
 240 #define CONFIG_SYS_DDR2_INIT_DRIC1_2    0x0006
 241 #define CONFIG_SYS_DDR2_INIT_DRIC2_2    0x0000
 242
 243 /* EMR(3) command */
 244 #define CONFIG_SYS_DDR2_INIT_DRIC1_3    0x0007
 245 #define CONFIG_SYS_DDR2_INIT_DRIC2_3    0x0000
 246
 247 /* EMR(1) command */
 248 #define CONFIG_SYS_DDR2_INIT_DRIC1_4    0x0005
 249 #define CONFIG_SYS_DDR2_INIT_DRIC2_4    0x0000
 250
 251 /* MRS command */
 252 #define CONFIG_SYS_DDR2_INIT_DRIC1_5    0x0004
 253 #define CONFIG_SYS_DDR2_INIT_DRIC2_5    0x0532
 254
 255 /* PALL command */
 256 #define CONFIG_SYS_DDR2_INIT_DRIC1_6    0x0017
 257 #define CONFIG_SYS_DDR2_INIT_DRIC2_6    0x0400
 258
 259 /* REF command 1 */
 260 #define CONFIG_SYS_DDR2_INIT_DRIC1_7    0x000f
 261 #define CONFIG_SYS_DDR2_INIT_DRIC2_7    0x0000
 262
 263 /* MRS command */
 264 #define CONFIG_SYS_DDR2_INIT_DRIC1_8    0x0004
 265 #define CONFIG_SYS_DDR2_INIT_DRIC2_8    0x0432
 266
 267 /* EMR(1) command */
 268 #define CONFIG_SYS_DDR2_INIT_DRIC1_9    0x0005
 269 #define CONFIG_SYS_DDR2_INIT_DRIC2_9    0x0380
 270
 271 /* EMR(1) command */
 272 #define CONFIG_SYS_DDR2_INIT_DRIC1_10   0x0005
 273 #define CONFIG_SYS_DDR2_INIT_DRIC2_10   0x0002
 274
 275 #endif  /* __CONFIG_H */