include/configs/socfpga_common.h

   1 /*
   2  * Copyright (C) 2012 Altera Corporation <www.altera.com>
   3  *
   4  * SPDX-License-Identifier:     GPL-2.0+
   5  */
   6 #ifndef __CONFIG_SOCFPGA_CYCLONE5_COMMON_H__
   7 #define __CONFIG_SOCFPGA_CYCLONE5_COMMON_H__
   8
   9 #define CONFIG_SYS_GENERIC_BOARD
  10
  11 /* Virtual target or real hardware */
  12 #undef CONFIG_SOCFPGA_VIRTUAL_TARGET
  13
  14 #define CONFIG_SYS_THUMB_BUILD
  15
  16 /*
  17  * High level configuration
  18  */
  19 #define CONFIG_DISPLAY_CPUINFO
  20 #define CONFIG_DISPLAY_BOARDINFO_LATE
  21 #define CONFIG_ARCH_EARLY_INIT_R
  22 #define CONFIG_SYS_NO_FLASH
  23 #define CONFIG_CLOCKS
  24
  25 #define CONFIG_FIT
  26 #define CONFIG_OF_LIBFDT
  27 #define CONFIG_SYS_BOOTMAPSZ            (64 * 1024 * 1024)
  28
  29 #define CONFIG_TIMESTAMP                /* Print image info with timestamp */
  30
  31 /*
  32  * Memory configurations
  33  */
  34 #define CONFIG_NR_DRAM_BANKS            1
  35 #define PHYS_SDRAM_1                    0x0
  36 #define CONFIG_SYS_MALLOC_LEN           (64 * 1024 * 1024)
  37 #define CONFIG_SYS_MEMTEST_START        PHYS_SDRAM_1
  38 #define CONFIG_SYS_MEMTEST_END          PHYS_SDRAM_1_SIZE
  39
  40 #define CONFIG_SYS_INIT_RAM_ADDR        0xFFFF0000
  41 #define CONFIG_SYS_INIT_RAM_SIZE        (0x10000 - CONFIG_SYS_SPL_MALLOC_SIZE)
  42 #define CONFIG_SYS_INIT_SP_ADDR                                 \
  43         (CONFIG_SYS_INIT_RAM_ADDR + CONFIG_SYS_INIT_RAM_SIZE -  \
  44         GENERATED_GBL_DATA_SIZE)
  45
  46 #define CONFIG_SYS_SDRAM_BASE           PHYS_SDRAM_1
  47 #ifdef CONFIG_SOCFPGA_VIRTUAL_TARGET
  48 #define CONFIG_SYS_TEXT_BASE            0x08000040
  49 #else
  50 #define CONFIG_SYS_TEXT_BASE            0x01000040
  51 #endif
  52
  53 /*
  54  * U-Boot general configurations
  55  */
  56 #define CONFIG_SYS_LONGHELP
  57 #define CONFIG_SYS_CBSIZE       1024            /* Console I/O buffer size */
  58 #define CONFIG_SYS_PBSIZE       \
  59         (CONFIG_SYS_CBSIZE + sizeof(CONFIG_SYS_PROMPT) + 16)
  60                                                 /* Print buffer size */
  61 #define CONFIG_SYS_MAXARGS      32              /* Max number of command args */
  62 #define CONFIG_SYS_BARGSIZE     CONFIG_SYS_CBSIZE
  63                                                 /* Boot argument buffer size */
  64 #define CONFIG_VERSION_VARIABLE                 /* U-BOOT version */
  65 #define CONFIG_AUTO_COMPLETE                    /* Command auto complete */
  66 #define CONFIG_CMDLINE_EDITING                  /* Command history etc */
  67 #define CONFIG_SYS_HUSH_PARSER
  68
  69 /*
  70  * Cache
  71  */
  72 #define CONFIG_SYS_ARM_CACHE_WRITEALLOC
  73 #define CONFIG_SYS_CACHELINE_SIZE 32
  74 #define CONFIG_SYS_L2_PL310
  75 #define CONFIG_SYS_PL310_BASE           SOCFPGA_MPUL2_ADDRESS
  76
  77 /*
  78  * EPCS/EPCQx1 Serial Flash Controller
  79  */
  80 #ifdef CONFIG_ALTERA_SPI
  81 #define CONFIG_CMD_SPI
  82 #define CONFIG_CMD_SF
  83 #define CONFIG_SF_DEFAULT_SPEED         30000000
  84 #define CONFIG_SPI_FLASH
  85 #define CONFIG_SPI_FLASH_STMICRO
  86 #define CONFIG_SPI_FLASH_BAR
  87 /*
  88  * The base address is configurable in QSys, each board must specify the
  89  * base address based on it's particular FPGA configuration. Please note
  90  * that the address here is incremented by  0x400  from the Base address
  91  * selected in QSys, since the SPI registers are at offset +0x400.
  92  * #define CONFIG_SYS_SPI_BASE          0xff240400
  93  */
  94 #endif
  95
  96 /*
  97  * Ethernet on SoC (EMAC)
  98  */
  99 #if defined(CONFIG_CMD_NET) && !defined(CONFIG_SOCFPGA_VIRTUAL_TARGET)
 100 #define CONFIG_DW_ALTDESCRIPTOR
 101 #define CONFIG_MII
 102 #define CONFIG_AUTONEG_TIMEOUT          (15 * CONFIG_SYS_HZ)
 103 #define CONFIG_PHYLIB
 104 #define CONFIG_PHY_GIGE
 105 #endif
 106
 107 /*
 108  * FPGA Driver
 109  */
 110 #ifdef CONFIG_CMD_FPGA
 111 #define CONFIG_FPGA
 112 #define CONFIG_FPGA_ALTERA
 113 #define CONFIG_FPGA_SOCFPGA
 114 #define CONFIG_FPGA_COUNT               1
 115 #endif
 116
 117 /*
 118  * L4 OSC1 Timer 0
 119  */
 120 /* This timer uses eosc1, whose clock frequency is fixed at any condition. */
 121 #define CONFIG_SYS_TIMERBASE            SOCFPGA_OSC1TIMER0_ADDRESS
 122 #define CONFIG_SYS_TIMER_COUNTS_DOWN
 123 #define CONFIG_SYS_TIMER_COUNTER        (CONFIG_SYS_TIMERBASE + 0x4)
 124 #ifdef CONFIG_SOCFPGA_VIRTUAL_TARGET
 125 #define CONFIG_SYS_TIMER_RATE           2400000
 126 #else
 127 #define CONFIG_SYS_TIMER_RATE           25000000
 128 #endif
 129
 130 /*
 131  * L4 Watchdog
 132  */
 133 #ifdef CONFIG_HW_WATCHDOG
 134 #define CONFIG_DESIGNWARE_WATCHDOG
 135 #define CONFIG_DW_WDT_BASE              SOCFPGA_L4WD0_ADDRESS
 136 #define CONFIG_DW_WDT_CLOCK_KHZ         25000
 137 #define CONFIG_HW_WATCHDOG_TIMEOUT_MS   30000
 138 #endif
 139
 140 /*
 141  * MMC Driver
 142  */
 143 #ifdef CONFIG_CMD_MMC
 144 #define CONFIG_MMC
 145 #define CONFIG_BOUNCE_BUFFER
 146 #define CONFIG_GENERIC_MMC
 147 #define CONFIG_DWMMC
 148 #define CONFIG_SOCFPGA_DWMMC
 149 #define CONFIG_SOCFPGA_DWMMC_FIFO_DEPTH 1024
 150 #define CONFIG_SOCFPGA_DWMMC_DRVSEL     3
 151 #define CONFIG_SOCFPGA_DWMMC_SMPSEL     0
 152 /* FIXME */
 153 /* using smaller max blk cnt to avoid flooding the limited stack we have */
 154 #define CONFIG_SYS_MMC_MAX_BLK_COUNT    256     /* FIXME -- SPL only? */
 155 #endif
 156
 157 /*
 158  * I2C support
 159  */
 160 #define CONFIG_SYS_I2C
 161 #define CONFIG_SYS_I2C_DW
 162 #define CONFIG_SYS_I2C_BUS_MAX          4
 163 #define CONFIG_SYS_I2C_BASE             SOCFPGA_I2C0_ADDRESS
 164 #define CONFIG_SYS_I2C_BASE1            SOCFPGA_I2C1_ADDRESS
 165 #define CONFIG_SYS_I2C_BASE2            SOCFPGA_I2C2_ADDRESS
 166 #define CONFIG_SYS_I2C_BASE3            SOCFPGA_I2C3_ADDRESS
 167 /* Using standard mode which the speed up to 100Kb/s */
 168 #define CONFIG_SYS_I2C_SPEED            100000
 169 #define CONFIG_SYS_I2C_SPEED1           100000
 170 #define CONFIG_SYS_I2C_SPEED2           100000
 171 #define CONFIG_SYS_I2C_SPEED3           100000
 172 /* Address of device when used as slave */
 173 #define CONFIG_SYS_I2C_SLAVE            0x02
 174 #define CONFIG_SYS_I2C_SLAVE1           0x02
 175 #define CONFIG_SYS_I2C_SLAVE2           0x02
 176 #define CONFIG_SYS_I2C_SLAVE3           0x02
 177 #ifndef __ASSEMBLY__
 178 /* Clock supplied to I2C controller in unit of MHz */
 179 unsigned int cm_get_l4_sp_clk_hz(void);
 180 #define IC_CLK                          (cm_get_l4_sp_clk_hz() / 1000000)
 181 #endif
 182 #define CONFIG_CMD_I2C
 183
 184 /*
 185  * QSPI support
 186  */
 187 #ifdef CONFIG_OF_CONTROL        /* QSPI is controlled via DT */
 188 #define CONFIG_CADENCE_QSPI
 189 /* Enable multiple SPI NOR flash manufacturers */
 190 #define CONFIG_SPI_FLASH                /* SPI flash subsystem */
 191 #define CONFIG_SPI_FLASH_STMICRO        /* Micron/Numonyx flash */
 192 #define CONFIG_SPI_FLASH_SPANSION       /* Spansion flash */
 193 #define CONFIG_SPI_FLASH_MTD
 194 /* QSPI reference clock */
 195 #ifndef __ASSEMBLY__
 196 unsigned int cm_get_qspi_controller_clk_hz(void);
 197 #define CONFIG_CQSPI_REF_CLK            cm_get_qspi_controller_clk_hz()
 198 #endif
 199 #define CONFIG_CQSPI_DECODER            0
 200 #define CONFIG_CMD_SF
 201 #endif
 202
 203 #ifdef CONFIG_OF_CONTROL        /* DW SPI is controlled via DT */
 204 #define CONFIG_DESIGNWARE_SPI
 205 #define CONFIG_CMD_SPI
 206 #endif
 207
 208 /*
 209  * Serial Driver
 210  */
 211 #define CONFIG_SYS_NS16550
 212 #define CONFIG_SYS_NS16550_SERIAL
 213 #define CONFIG_SYS_NS16550_REG_SIZE     -4
 214 #define CONFIG_SYS_NS16550_COM1         SOCFPGA_UART0_ADDRESS
 215 #ifdef CONFIG_SOCFPGA_VIRTUAL_TARGET
 216 #define CONFIG_SYS_NS16550_CLK          1000000
 217 #else
 218 #define CONFIG_SYS_NS16550_CLK          100000000
 219 #endif
 220 #define CONFIG_CONS_INDEX               1
 221 #define CONFIG_BAUDRATE                 115200
 222
 223 /*
 224  * USB
 225  */
 226 #ifdef CONFIG_CMD_USB
 227 #define CONFIG_USB_DWC2
 228 #define CONFIG_USB_STORAGE
 229 /*
 230  * NOTE: User must define either of the following to select which
 231  *       of the two USB controllers available on SoCFPGA to use.
 232  *       The DWC2 driver doesn't support multiple USB controllers.
 233  * #define CONFIG_USB_DWC2_REG_ADDR     SOCFPGA_USB0_ADDRESS
 234  * #define CONFIG_USB_DWC2_REG_ADDR     SOCFPGA_USB1_ADDRESS
 235  */
 236 #endif
 237
 238 /*
 239  * USB Gadget (DFU, UMS)
 240  */
 241 #if defined(CONFIG_CMD_DFU) || defined(CONFIG_CMD_USB_MASS_STORAGE)
 242 #define CONFIG_USB_GADGET
 243 #define CONFIG_USB_GADGET_S3C_UDC_OTG
 244 #define CONFIG_USB_GADGET_DUALSPEED
 245 #define CONFIG_USB_GADGET_VBUS_DRAW     2
 246
 247 /* USB Composite download gadget - g_dnl */
 248 #define CONFIG_USBDOWNLOAD_GADGET
 249 #define CONFIG_USB_GADGET_MASS_STORAGE
 250
 251 #define CONFIG_DFU_FUNCTION
 252 #define CONFIG_DFU_MMC
 253 #define CONFIG_SYS_DFU_DATA_BUF_SIZE    (32 * 1024 * 1024)
 254 #define DFU_DEFAULT_POLL_TIMEOUT        300
 255
 256 /* USB IDs */
 257 #define CONFIG_G_DNL_VENDOR_NUM         0x0525  /* NetChip */
 258 #define CONFIG_G_DNL_PRODUCT_NUM        0xA4A5  /* Linux-USB File-backed Storage Gadget */
 259 #define CONFIG_G_DNL_UMS_VENDOR_NUM     CONFIG_G_DNL_VENDOR_NUM
 260 #define CONFIG_G_DNL_UMS_PRODUCT_NUM    CONFIG_G_DNL_PRODUCT_NUM
 261 #ifndef CONFIG_G_DNL_MANUFACTURER
 262 #define CONFIG_G_DNL_MANUFACTURER       "Altera"
 263 #endif
 264 #endif
 265
 266 /*
 267  * U-Boot environment
 268  */
 269 #define CONFIG_SYS_CONSOLE_IS_IN_ENV
 270 #define CONFIG_SYS_CONSOLE_OVERWRITE_ROUTINE
 271 #define CONFIG_SYS_CONSOLE_ENV_OVERWRITE
 272 #define CONFIG_ENV_IS_NOWHERE
 273 #define CONFIG_ENV_SIZE                 4096
 274
 275 /*
 276  * SPL
 277  *
 278  * SRAM Memory layout:
 279  *
 280  * 0xFFFF_0000 ...... Start of SRAM
 281  * 0xFFFF_xxxx ...... Top of stack (grows down)
 282  * 0xFFFF_yyyy ...... Malloc area
 283  * 0xFFFF_zzzz ...... Global Data
 284  * 0xFFFF_FF00 ...... End of SRAM
 285  */
 286 #define CONFIG_SPL_FRAMEWORK
 287 #define CONFIG_SPL_BOARD_INIT
 288 #define CONFIG_SPL_RAM_DEVICE
 289 #define CONFIG_SPL_TEXT_BASE            CONFIG_SYS_INIT_RAM_ADDR
 290 #define CONFIG_SYS_SPL_MALLOC_START     CONFIG_SYS_INIT_SP_ADDR
 291 #define CONFIG_SYS_SPL_MALLOC_SIZE      (5 * 1024)
 292 #define CONFIG_SPL_MAX_SIZE             (64 * 1024)
 293
 294 #define CHUNKSZ_CRC32                   (1 * 1024)      /* FIXME: ewww */
 295 #define CONFIG_CRC32_VERIFY
 296
 297 /* Linker script for SPL */
 298 #define CONFIG_SPL_LDSCRIPT     "arch/arm/mach-socfpga/u-boot-spl.lds"
 299
 300 #define CONFIG_SPL_LIBCOMMON_SUPPORT
 301 #define CONFIG_SPL_LIBGENERIC_SUPPORT
 302 #define CONFIG_SPL_WATCHDOG_SUPPORT
 303 #define CONFIG_SPL_SERIAL_SUPPORT
 304
 305 /*
 306  * Stack setup
 307  */
 308 #define CONFIG_SPL_STACK                CONFIG_SYS_INIT_SP_ADDR
 309
 310 #ifdef CONFIG_SPL_BUILD
 311 #undef CONFIG_PARTITIONS
 312 #endif
 313
 314 #endif  /* __CONFIG_SOCFPGA_CYCLONE5_COMMON_H__ */