arch/arm/cpu/arm1136/mx31/generic.c

   1 /*
   2  * (C) Copyright 2007
   3  * Sascha Hauer, Pengutronix
   4  *
   5  * See file CREDITS for list of people who contributed to this
   6  * project.
   7  *
   8  * This program is free software; you can redistribute it and/or
   9  * modify it under the terms of the GNU General Public License as
  10  * published by the Free Software Foundation; either version 2 of
  11  * the License, or (at your option) any later version.
  12  *
  13  * This program is distributed in the hope that it will be useful,
  14  * but WITHOUT ANY WARRANTY; without even the implied warranty of
  15  * MERCHANTABILITY or FITNESS FOR A PARTICULAR PURPOSE.  See the
  16  * GNU General Public License for more details.
  17  *
  18  * You should have received a copy of the GNU General Public License
  19  * along with this program; if not, write to the Free Software
  20  * Foundation, Inc., 59 Temple Place, Suite 330, Boston,
  21  * MA 02111-1307 USA
  22  */
  23
  24 #include <common.h>
  25 #include <asm/arch/imx-regs.h>
  26 #include <asm/arch/clock.h>
  27 #include <asm/io.h>
  28 #include <asm/arch/sys_proto.h>
  29
  30 static u32 mx31_decode_pll(u32 reg, u32 infreq)
  31 {
  32         u32 mfi = GET_PLL_MFI(reg);
  33         u32 mfn = GET_PLL_MFN(reg);
  34         u32 mfd = GET_PLL_MFD(reg);
  35         u32 pd =  GET_PLL_PD(reg);
  36
  37         mfi = mfi <= 5 ? 5 : mfi;
  38         mfd += 1;
  39         pd += 1;
  40
  41         return ((2 * (infreq >> 10) * (mfi * mfd + mfn)) /
  42                 (mfd * pd)) << 10;
  43 }
  44
  45 static u32 mx31_get_mpl_dpdgck_clk(void)
  46 {
  47         u32 infreq;
  48
  49         if ((readl(CCM_CCMR) & CCMR_PRCS_MASK) == CCMR_FPM)
  50                 infreq = CONFIG_MX31_CLK32 * 1024;
  51         else
  52                 infreq = CONFIG_MX31_HCLK_FREQ;
  53
  54         return mx31_decode_pll(readl(CCM_MPCTL), infreq);
  55 }
  56
  57 static u32 mx31_get_mcu_main_clk(void)
  58 {
  59         /* For now we assume mpl_dpdgck_clk == mcu_main_clk
  60          * which should be correct for most boards
  61          */
  62         return mx31_get_mpl_dpdgck_clk();
  63 }
  64
  65 static u32 mx31_get_ipg_clk(void)
  66 {
  67         u32 freq = mx31_get_mcu_main_clk();
  68         u32 pdr0 = readl(CCM_PDR0);
  69
  70         freq /= GET_PDR0_MAX_PODF(pdr0) + 1;
  71         freq /= GET_PDR0_IPG_PODF(pdr0) + 1;
  72
  73         return freq;
  74 }
  75
  76 /* hsp is the clock for the ipu */
  77 static u32 mx31_get_hsp_clk(void)
  78 {
  79         u32 freq = mx31_get_mcu_main_clk();
  80         u32 pdr0 = readl(CCM_PDR0);
  81
  82         freq /= GET_PDR0_HSP_PODF(pdr0) + 1;
  83
  84         return freq;
  85 }
  86
  87 void mx31_dump_clocks(void)
  88 {
  89         u32 cpufreq = mx31_get_mcu_main_clk();
  90         printf("mx31 cpu clock: %dMHz\n", cpufreq / 1000000);
  91         printf("ipg clock     : %dHz\n", mx31_get_ipg_clk());
  92         printf("hsp clock     : %dHz\n", mx31_get_hsp_clk());
  93 }
  94
  95 unsigned int mxc_get_clock(enum mxc_clock clk)
  96 {
  97         switch (clk) {
  98         case MXC_ARM_CLK:
  99                 return mx31_get_mcu_main_clk();
 100         case MXC_IPG_CLK:
 101         case MXC_IPG_PERCLK:
 102         case MXC_CSPI_CLK:
 103         case MXC_UART_CLK:
 104         case MXC_ESDHC_CLK:
 105                 return mx31_get_ipg_clk();
 106         case MXC_IPU_CLK:
 107                 return mx31_get_hsp_clk();
 108         }
 109         return -1;
 110 }
 111
 112 u32 imx_get_uartclk(void)
 113 {
 114         return mxc_get_clock(MXC_UART_CLK);
 115 }
 116
 117 void mx31_gpio_mux(unsigned long mode)
 118 {
 119         unsigned long reg, shift, tmp;
 120
 121         reg = IOMUXC_BASE + (mode & 0x1fc);
 122         shift = (~mode & 0x3) * 8;
 123
 124         tmp = readl(reg);
 125         tmp &= ~(0xff << shift);
 126         tmp |= ((mode >> IOMUX_MODE_POS) & 0xff) << shift;
 127         writel(tmp, reg);
 128 }
 129
 130 void mx31_set_pad(enum iomux_pins pin, u32 config)
 131 {
 132         u32 field, l, reg;
 133
 134         pin &= IOMUX_PADNUM_MASK;
 135         reg = (IOMUXC_BASE + 0x154) + (pin + 2) / 3 * 4;
 136         field = (pin + 2) % 3;
 137
 138         l = readl(reg);
 139         l &= ~(0x1ff << (field * 10));
 140         l |= config << (field * 10);
 141         writel(l, reg);
 142
 143 }
 144
 145 void mx31_set_gpr(enum iomux_gp_func gp, char en)
 146 {
 147         u32 l;
 148         struct iomuxc_regs *iomuxc = (struct iomuxc_regs *)IOMUXC_BASE;
 149
 150         l = readl(&iomuxc->gpr);
 151         if (en)
 152                 l |= gp;
 153         else
 154                 l &= ~gp;
 155
 156         writel(l, &iomuxc->gpr);
 157 }
 158
 159 void mxc_setup_weimcs(int cs, const struct mxc_weimcs *weimcs)
 160 {
 161         struct mx31_weim *weim = (struct mx31_weim *) WEIM_BASE;
 162         struct mx31_weim_cscr *cscr = &weim->cscr[cs];
 163
 164         writel(weimcs->upper, &cscr->upper);
 165         writel(weimcs->lower, &cscr->lower);
 166         writel(weimcs->additional, &cscr->additional);
 167 }
 168
 169 struct mx3_cpu_type mx31_cpu_type[] = {
 170         { .srev = 0x00, .v = 0x10 },
 171         { .srev = 0x10, .v = 0x11 },
 172         { .srev = 0x11, .v = 0x11 },
 173         { .srev = 0x12, .v = 0x1F },
 174         { .srev = 0x13, .v = 0x1F },
 175         { .srev = 0x14, .v = 0x12 },
 176         { .srev = 0x15, .v = 0x12 },
 177         { .srev = 0x28, .v = 0x20 },
 178         { .srev = 0x29, .v = 0x20 },
 179 };
 180
 181 u32 get_cpu_rev(void)
 182 {
 183         u32 i, srev;
 184
 185         /* read SREV register from IIM module */
 186         struct iim_regs *iim = (struct iim_regs *)MX31_IIM_BASE_ADDR;
 187         srev = readl(&iim->iim_srev);
 188
 189         for (i = 0; i < ARRAY_SIZE(mx31_cpu_type); i++)
 190                 if (srev == mx31_cpu_type[i].srev)
 191                         return mx31_cpu_type[i].v;
 192
 193         return srev | 0x8000;
 194 }
 195
 196 static char *get_reset_cause(void)
 197 {
 198         /* read RCSR register from CCM module */
 199         struct clock_control_regs *ccm =
 200                 (struct clock_control_regs *)CCM_BASE;
 201
 202         u32 cause = readl(&ccm->rcsr) & 0x07;
 203
 204         switch (cause) {
 205         case 0x0000:
 206                 return "POR";
 207         case 0x0001:
 208                 return "RST";
 209         case 0x0002:
 210                 return "WDOG";
 211         case 0x0006:
 212                 return "JTAG";
 213         case 0x0007:
 214                 return "ARM11P power gating";
 215         default:
 216                 return "unknown reset";
 217         }
 218 }
 219
 220 #if defined(CONFIG_DISPLAY_CPUINFO)
 221 int print_cpuinfo(void)
 222 {
 223         u32 srev = get_cpu_rev();
 224
 225         printf("CPU:   Freescale i.MX31 rev %d.%d%s at %d MHz.\n",
 226                         (srev & 0xF0) >> 4, (srev & 0x0F),
 227                         ((srev & 0x8000) ? " unknown" : ""),
 228                         mx31_get_mcu_main_clk() / 1000000);
 229         printf("Reset cause: %s\n", get_reset_cause());
 230         return 0;
 231 }
 232 #endif