arch/arm/cpu/armv7/omap-common/emif-common.c

   1 /*
   2  * EMIF programming
   3  *
   4  * (C) Copyright 2010
   5  * Texas Instruments, <www.ti.com>
   6  *
   7  * Aneesh V <aneesh@ti.com>
   8  *
   9  * See file CREDITS for list of people who contributed to this
  10  * project.
  11  *
  12  * This program is free software; you can redistribute it and/or
  13  * modify it under the terms of the GNU General Public License as
  14  * published by the Free Software Foundation; either version 2 of
  15  * the License, or (at your option) any later version.
  16  *
  17  * This program is distributed in the hope that it will be useful,
  18  * but WITHOUT ANY WARRANTY; without even the implied warranty of
  19  * MERCHANTABILITY or FITNESS FOR A PARTICULAR PURPOSE. See the
  20  * GNU General Public License for more details.
  21  *
  22  * You should have received a copy of the GNU General Public License
  23  * along with this program; if not, write to the Free Software
  24  * Foundation, Inc., 59 Temple Place, Suite 330, Boston,
  25  * MA 02111-1307 USA
  26  */
  27
  28 #include <common.h>
  29 #include <asm/arch/emif.h>
  30 #include <asm/arch/clocks.h>
  31 #include <asm/arch/sys_proto.h>
  32 #include <asm/omap_common.h>
  33 #include <asm/utils.h>
  34
  35 static inline u32 emif_num(u32 base)
  36 {
  37         if (base == OMAP44XX_EMIF1)
  38                 return 1;
  39         else if (base == OMAP44XX_EMIF2)
  40                 return 2;
  41         else
  42                 return 0;
  43 }
  44
  45 static inline u32 get_mr(u32 base, u32 cs, u32 mr_addr)
  46 {
  47         u32 mr;
  48         struct emif_reg_struct *emif = (struct emif_reg_struct *)base;
  49
  50         mr_addr |= cs << OMAP44XX_REG_CS_SHIFT;
  51         writel(mr_addr, &emif->emif_lpddr2_mode_reg_cfg);
  52         if (omap_revision() == OMAP4430_ES2_0)
  53                 mr = readl(&emif->emif_lpddr2_mode_reg_data_es2);
  54         else
  55                 mr = readl(&emif->emif_lpddr2_mode_reg_data);
  56         debug("get_mr: EMIF%d cs %d mr %08x val 0x%x\n", emif_num(base),
  57               cs, mr_addr, mr);
  58         return mr;
  59 }
  60
  61 static inline void set_mr(u32 base, u32 cs, u32 mr_addr, u32 mr_val)
  62 {
  63         struct emif_reg_struct *emif = (struct emif_reg_struct *)base;
  64
  65         mr_addr |= cs << OMAP44XX_REG_CS_SHIFT;
  66         writel(mr_addr, &emif->emif_lpddr2_mode_reg_cfg);
  67         writel(mr_val, &emif->emif_lpddr2_mode_reg_data);
  68 }
  69
  70 void emif_reset_phy(u32 base)
  71 {
  72         struct emif_reg_struct *emif = (struct emif_reg_struct *)base;
  73         u32 iodft;
  74
  75         iodft = readl(&emif->emif_iodft_tlgc);
  76         iodft |= OMAP44XX_REG_RESET_PHY_MASK;
  77         writel(iodft, &emif->emif_iodft_tlgc);
  78 }
  79
  80 static void do_lpddr2_init(u32 base, u32 cs)
  81 {
  82         u32 mr_addr;
  83
  84         /* Wait till device auto initialization is complete */
  85         while (get_mr(base, cs, LPDDR2_MR0) & LPDDR2_MR0_DAI_MASK)
  86                 ;
  87         set_mr(base, cs, LPDDR2_MR10, MR10_ZQ_ZQINIT);
  88         /*
  89          * tZQINIT = 1 us
  90          * Enough loops assuming a maximum of 2GHz
  91          */
  92         sdelay(2000);
  93         set_mr(base, cs, LPDDR2_MR1, MR1_BL_8_BT_SEQ_WRAP_EN_NWR_3);
  94         set_mr(base, cs, LPDDR2_MR16, MR16_REF_FULL_ARRAY);
  95         /*
  96          * Enable refresh along with writing MR2
  97          * Encoding of RL in MR2 is (RL - 2)
  98          */
  99         mr_addr = LPDDR2_MR2 | OMAP44XX_REG_REFRESH_EN_MASK;
 100         set_mr(base, cs, mr_addr, RL_FINAL - 2);
 101 }
 102
 103 static void lpddr2_init(u32 base, const struct emif_regs *regs)
 104 {
 105         struct emif_reg_struct *emif = (struct emif_reg_struct *)base;
 106
 107         /* Not NVM */
 108         clrbits_le32(&emif->emif_lpddr2_nvm_config, OMAP44XX_REG_CS1NVMEN_MASK);
 109
 110         /*
 111          * Keep REG_INITREF_DIS = 1 to prevent re-initialization of SDRAM
 112          * when EMIF_SDRAM_CONFIG register is written
 113          */
 114         setbits_le32(&emif->emif_sdram_ref_ctrl, OMAP44XX_REG_INITREF_DIS_MASK);
 115
 116         /*
 117          * Set the SDRAM_CONFIG and PHY_CTRL for the
 118          * un-locked frequency & default RL
 119          */
 120         writel(regs->sdram_config_init, &emif->emif_sdram_config);
 121         writel(regs->emif_ddr_phy_ctlr_1_init, &emif->emif_ddr_phy_ctrl_1);
 122
 123         do_lpddr2_init(base, CS0);
 124         if (regs->sdram_config & OMAP44XX_REG_EBANK_MASK)
 125                 do_lpddr2_init(base, CS1);
 126
 127         writel(regs->sdram_config, &emif->emif_sdram_config);
 128         writel(regs->emif_ddr_phy_ctlr_1, &emif->emif_ddr_phy_ctrl_1);
 129
 130         /* Enable refresh now */
 131         clrbits_le32(&emif->emif_sdram_ref_ctrl, OMAP44XX_REG_INITREF_DIS_MASK);
 132
 133 }
 134
 135 static void emif_update_timings(u32 base, const struct emif_regs *regs)
 136 {
 137         struct emif_reg_struct *emif = (struct emif_reg_struct *)base;
 138
 139         writel(regs->ref_ctrl, &emif->emif_sdram_ref_ctrl_shdw);
 140         writel(regs->sdram_tim1, &emif->emif_sdram_tim_1_shdw);
 141         writel(regs->sdram_tim2, &emif->emif_sdram_tim_2_shdw);
 142         writel(regs->sdram_tim3, &emif->emif_sdram_tim_3_shdw);
 143         if (omap_revision() == OMAP4430_ES1_0) {
 144                 /* ES1 bug EMIF should be in force idle during freq_update */
 145                 writel(0, &emif->emif_pwr_mgmt_ctrl);
 146         } else {
 147                 writel(EMIF_PWR_MGMT_CTRL, &emif->emif_pwr_mgmt_ctrl);
 148                 writel(EMIF_PWR_MGMT_CTRL_SHDW, &emif->emif_pwr_mgmt_ctrl_shdw);
 149         }
 150         writel(regs->read_idle_ctrl, &emif->emif_read_idlectrl_shdw);
 151         writel(regs->zq_config, &emif->emif_zq_config);
 152         writel(regs->temp_alert_config, &emif->emif_temp_alert_config);
 153         writel(regs->emif_ddr_phy_ctlr_1, &emif->emif_ddr_phy_ctrl_1_shdw);
 154
 155         if (omap_revision() >= OMAP4460_ES1_0) {
 156                 writel(EMIF_L3_CONFIG_VAL_SYS_10_MPU_3_LL_0,
 157                         &emif->emif_l3_config);
 158         } else {
 159                 writel(EMIF_L3_CONFIG_VAL_SYS_10_LL_0,
 160                         &emif->emif_l3_config);
 161         }
 162 }
 163
 164 #ifndef CONFIG_SYS_EMIF_PRECALCULATED_TIMING_REGS
 165 #define print_timing_reg(reg) debug(#reg" - 0x%08x\n", (reg))
 166
 167 static u32 *const T_num = (u32 *)OMAP4_SRAM_SCRATCH_EMIF_T_NUM;
 168 static u32 *const T_den = (u32 *)OMAP4_SRAM_SCRATCH_EMIF_T_DEN;
 169 static u32 *const emif_sizes = (u32 *)OMAP4_SRAM_SCRATCH_EMIF_SIZE;
 170
 171 /*
 172  * Organization and refresh requirements for LPDDR2 devices of different
 173  * types and densities. Derived from JESD209-2 section 2.4
 174  */
 175 const struct lpddr2_addressing addressing_table[] = {
 176         /* Banks tREFIx10     rowx32,rowx16      colx32,colx16  density */
 177         {BANKS4, T_REFI_15_6, {ROW_12, ROW_12}, {COL_7, COL_8} },/*64M */
 178         {BANKS4, T_REFI_15_6, {ROW_12, ROW_12}, {COL_8, COL_9} },/*128M */
 179         {BANKS4, T_REFI_7_8, {ROW_13, ROW_13}, {COL_8, COL_9} },/*256M */
 180         {BANKS4, T_REFI_7_8, {ROW_13, ROW_13}, {COL_9, COL_10} },/*512M */
 181         {BANKS8, T_REFI_7_8, {ROW_13, ROW_13}, {COL_9, COL_10} },/*1GS4 */
 182         {BANKS8, T_REFI_3_9, {ROW_14, ROW_14}, {COL_9, COL_10} },/*2GS4 */
 183         {BANKS8, T_REFI_3_9, {ROW_14, ROW_14}, {COL_10, COL_11} },/*4G */
 184         {BANKS8, T_REFI_3_9, {ROW_15, ROW_15}, {COL_10, COL_11} },/*8G */
 185         {BANKS4, T_REFI_7_8, {ROW_14, ROW_14}, {COL_9, COL_10} },/*1GS2 */
 186         {BANKS4, T_REFI_3_9, {ROW_15, ROW_15}, {COL_9, COL_10} },/*2GS2 */
 187 };
 188
 189 static const u32 lpddr2_density_2_size_in_mbytes[] = {
 190         8,                      /* 64Mb */
 191         16,                     /* 128Mb */
 192         32,                     /* 256Mb */
 193         64,                     /* 512Mb */
 194         128,                    /* 1Gb   */
 195         256,                    /* 2Gb   */
 196         512,                    /* 4Gb   */
 197         1024,                   /* 8Gb   */
 198         2048,                   /* 16Gb  */
 199         4096                    /* 32Gb  */
 200 };
 201
 202 /*
 203  * Calculate the period of DDR clock from frequency value and set the
 204  * denominator and numerator in global variables for easy access later
 205  */
 206 static void set_ddr_clk_period(u32 freq)
 207 {
 208         /*
 209          * period = 1/freq
 210          * period_in_ns = 10^9/freq
 211          */
 212         *T_num = 1000000000;
 213         *T_den = freq;
 214         cancel_out(T_num, T_den, 200);
 215
 216 }
 217
 218 /*
 219  * Convert time in nano seconds to number of cycles of DDR clock
 220  */
 221 static inline u32 ns_2_cycles(u32 ns)
 222 {
 223         return ((ns * (*T_den)) + (*T_num) - 1) / (*T_num);
 224 }
 225
 226 /*
 227  * ns_2_cycles with the difference that the time passed is 2 times the actual
 228  * value(to avoid fractions). The cycles returned is for the original value of
 229  * the timing parameter
 230  */
 231 static inline u32 ns_x2_2_cycles(u32 ns)
 232 {
 233         return ((ns * (*T_den)) + (*T_num) * 2 - 1) / ((*T_num) * 2);
 234 }
 235
 236 /*
 237  * Find addressing table index based on the device's type(S2 or S4) and
 238  * density
 239  */
 240 s8 addressing_table_index(u8 type, u8 density, u8 width)
 241 {
 242         u8 index;
 243         if ((density > LPDDR2_DENSITY_8Gb) || (width == LPDDR2_IO_WIDTH_8))
 244                 return -1;
 245
 246         /*
 247          * Look at the way ADDR_TABLE_INDEX* values have been defined
 248          * in emif.h compared to LPDDR2_DENSITY_* values
 249          * The table is layed out in the increasing order of density
 250          * (ignoring type). The exceptions 1GS2 and 2GS2 have been placed
 251          * at the end
 252          */
 253         if ((type == LPDDR2_TYPE_S2) && (density == LPDDR2_DENSITY_1Gb))
 254                 index = ADDR_TABLE_INDEX1GS2;
 255         else if ((type == LPDDR2_TYPE_S2) && (density == LPDDR2_DENSITY_2Gb))
 256                 index = ADDR_TABLE_INDEX2GS2;
 257         else
 258                 index = density;
 259
 260         debug("emif: addressing table index %d\n", index);
 261
 262         return index;
 263 }
 264
 265 /*
 266  * Find the the right timing table from the array of timing
 267  * tables of the device using DDR clock frequency
 268  */
 269 static const struct lpddr2_ac_timings *get_timings_table(const struct
 270                         lpddr2_ac_timings const *const *device_timings,
 271                         u32 freq)
 272 {
 273         u32 i, temp, freq_nearest;
 274         const struct lpddr2_ac_timings *timings = 0;
 275
 276         emif_assert(freq <= MAX_LPDDR2_FREQ);
 277         emif_assert(device_timings);
 278
 279         /*
 280          * Start with the maximum allowed frequency - that is always safe
 281          */
 282         freq_nearest = MAX_LPDDR2_FREQ;
 283         /*
 284          * Find the timings table that has the max frequency value:
 285          *   i.  Above or equal to the DDR frequency - safe
 286          *   ii. The lowest that satisfies condition (i) - optimal
 287          */
 288         for (i = 0; (i < MAX_NUM_SPEEDBINS) && device_timings[i]; i++) {
 289                 temp = device_timings[i]->max_freq;
 290                 if ((temp >= freq) && (temp <= freq_nearest)) {
 291                         freq_nearest = temp;
 292                         timings = device_timings[i];
 293                 }
 294         }
 295         debug("emif: timings table: %d\n", freq_nearest);
 296         return timings;
 297 }
 298
 299 /*
 300  * Finds the value of emif_sdram_config_reg
 301  * All parameters are programmed based on the device on CS0.
 302  * If there is a device on CS1, it will be same as that on CS0 or
 303  * it will be NVM. We don't support NVM yet.
 304  * If cs1_device pointer is NULL it is assumed that there is no device
 305  * on CS1
 306  */
 307 static u32 get_sdram_config_reg(const struct lpddr2_device_details *cs0_device,
 308                                 const struct lpddr2_device_details *cs1_device,
 309                                 const struct lpddr2_addressing *addressing,
 310                                 u8 RL)
 311 {
 312         u32 config_reg = 0;
 313
 314         config_reg |=  (cs0_device->type + 4) << OMAP44XX_REG_SDRAM_TYPE_SHIFT;
 315         config_reg |=  EMIF_INTERLEAVING_POLICY_MAX_INTERLEAVING <<
 316                         OMAP44XX_REG_IBANK_POS_SHIFT;
 317
 318         config_reg |= cs0_device->io_width << OMAP44XX_REG_NARROW_MODE_SHIFT;
 319
 320         config_reg |= RL << OMAP44XX_REG_CL_SHIFT;
 321
 322         config_reg |= addressing->row_sz[cs0_device->io_width] <<
 323                         OMAP44XX_REG_ROWSIZE_SHIFT;
 324
 325         config_reg |= addressing->num_banks << OMAP44XX_REG_IBANK_SHIFT;
 326
 327         config_reg |= (cs1_device ? EBANK_CS1_EN : EBANK_CS1_DIS) <<
 328                         OMAP44XX_REG_EBANK_SHIFT;
 329
 330         config_reg |= addressing->col_sz[cs0_device->io_width] <<
 331                         OMAP44XX_REG_PAGESIZE_SHIFT;
 332
 333         return config_reg;
 334 }
 335
 336 static u32 get_sdram_ref_ctrl(u32 freq,
 337                               const struct lpddr2_addressing *addressing)
 338 {
 339         u32 ref_ctrl = 0, val = 0, freq_khz;
 340         freq_khz = freq / 1000;
 341         /*
 342          * refresh rate to be set is 'tREFI * freq in MHz
 343          * division by 10000 to account for khz and x10 in t_REFI_us_x10
 344          */
 345         val = addressing->t_REFI_us_x10 * freq_khz / 10000;
 346         ref_ctrl |= val << OMAP44XX_REG_REFRESH_RATE_SHIFT;
 347
 348         return ref_ctrl;
 349 }
 350
 351 static u32 get_sdram_tim_1_reg(const struct lpddr2_ac_timings *timings,
 352                                const struct lpddr2_min_tck *min_tck,
 353                                const struct lpddr2_addressing *addressing)
 354 {
 355         u32 tim1 = 0, val = 0;
 356         val = max(min_tck->tWTR, ns_x2_2_cycles(timings->tWTRx2)) - 1;
 357         tim1 |= val << OMAP44XX_REG_T_WTR_SHIFT;
 358
 359         if (addressing->num_banks == BANKS8)
 360                 val = (timings->tFAW * (*T_den) + 4 * (*T_num) - 1) /
 361                                                         (4 * (*T_num)) - 1;
 362         else
 363                 val = max(min_tck->tRRD, ns_2_cycles(timings->tRRD)) - 1;
 364
 365         tim1 |= val << OMAP44XX_REG_T_RRD_SHIFT;
 366
 367         val = ns_2_cycles(timings->tRASmin + timings->tRPab) - 1;
 368         tim1 |= val << OMAP44XX_REG_T_RC_SHIFT;
 369
 370         val = max(min_tck->tRAS_MIN, ns_2_cycles(timings->tRASmin)) - 1;
 371         tim1 |= val << OMAP44XX_REG_T_RAS_SHIFT;
 372
 373         val = max(min_tck->tWR, ns_2_cycles(timings->tWR)) - 1;
 374         tim1 |= val << OMAP44XX_REG_T_WR_SHIFT;
 375
 376         val = max(min_tck->tRCD, ns_2_cycles(timings->tRCD)) - 1;
 377         tim1 |= val << OMAP44XX_REG_T_RCD_SHIFT;
 378
 379         val = max(min_tck->tRP_AB, ns_2_cycles(timings->tRPab)) - 1;
 380         tim1 |= val << OMAP44XX_REG_T_RP_SHIFT;
 381
 382         return tim1;
 383 }
 384
 385 static u32 get_sdram_tim_2_reg(const struct lpddr2_ac_timings *timings,
 386                                const struct lpddr2_min_tck *min_tck)
 387 {
 388         u32 tim2 = 0, val = 0;
 389         val = max(min_tck->tCKE, timings->tCKE) - 1;
 390         tim2 |= val << OMAP44XX_REG_T_CKE_SHIFT;
 391
 392         val = max(min_tck->tRTP, ns_x2_2_cycles(timings->tRTPx2)) - 1;
 393         tim2 |= val << OMAP44XX_REG_T_RTP_SHIFT;
 394
 395         /*
 396          * tXSRD = tRFCab + 10 ns. XSRD and XSNR should have the
 397          * same value
 398          */
 399         val = ns_2_cycles(timings->tXSR) - 1;
 400         tim2 |= val << OMAP44XX_REG_T_XSRD_SHIFT;
 401         tim2 |= val << OMAP44XX_REG_T_XSNR_SHIFT;
 402
 403         val = max(min_tck->tXP, ns_x2_2_cycles(timings->tXPx2)) - 1;
 404         tim2 |= val << OMAP44XX_REG_T_XP_SHIFT;
 405
 406         return tim2;
 407 }
 408
 409 static u32 get_sdram_tim_3_reg(const struct lpddr2_ac_timings *timings,
 410                                const struct lpddr2_min_tck *min_tck,
 411                                const struct lpddr2_addressing *addressing)
 412 {
 413         u32 tim3 = 0, val = 0;
 414         val = min(timings->tRASmax * 10 / addressing->t_REFI_us_x10 - 1, 0xF);
 415         tim3 |= val << OMAP44XX_REG_T_RAS_MAX_SHIFT;
 416
 417         val = ns_2_cycles(timings->tRFCab) - 1;
 418         tim3 |= val << OMAP44XX_REG_T_RFC_SHIFT;
 419
 420         val = ns_x2_2_cycles(timings->tDQSCKMAXx2) - 1;
 421         tim3 |= val << OMAP44XX_REG_T_TDQSCKMAX_SHIFT;
 422
 423         val = ns_2_cycles(timings->tZQCS) - 1;
 424         tim3 |= val << OMAP44XX_REG_ZQ_ZQCS_SHIFT;
 425
 426         val = max(min_tck->tCKESR, ns_2_cycles(timings->tCKESR)) - 1;
 427         tim3 |= val << OMAP44XX_REG_T_CKESR_SHIFT;
 428
 429         return tim3;
 430 }
 431
 432 static u32 get_zq_config_reg(const struct lpddr2_device_details *cs1_device,
 433                              const struct lpddr2_addressing *addressing,
 434                              u8 volt_ramp)
 435 {
 436         u32 zq = 0, val = 0;
 437         if (volt_ramp)
 438                 val =
 439                     EMIF_ZQCS_INTERVAL_DVFS_IN_US * 10 /
 440                     addressing->t_REFI_us_x10;
 441         else
 442                 val =
 443                     EMIF_ZQCS_INTERVAL_NORMAL_IN_US * 10 /
 444                     addressing->t_REFI_us_x10;
 445         zq |= val << OMAP44XX_REG_ZQ_REFINTERVAL_SHIFT;
 446
 447         zq |= (REG_ZQ_ZQCL_MULT - 1) << OMAP44XX_REG_ZQ_ZQCL_MULT_SHIFT;
 448
 449         zq |= (REG_ZQ_ZQINIT_MULT - 1) << OMAP44XX_REG_ZQ_ZQINIT_MULT_SHIFT;
 450
 451         zq |= REG_ZQ_SFEXITEN_ENABLE << OMAP44XX_REG_ZQ_SFEXITEN_SHIFT;
 452
 453         /*
 454          * Assuming that two chipselects have a single calibration resistor
 455          * If there are indeed two calibration resistors, then this flag should
 456          * be enabled to take advantage of dual calibration feature.
 457          * This data should ideally come from board files. But considering
 458          * that none of the boards today have calibration resistors per CS,
 459          * it would be an unnecessary overhead.
 460          */
 461         zq |= REG_ZQ_DUALCALEN_DISABLE << OMAP44XX_REG_ZQ_DUALCALEN_SHIFT;
 462
 463         zq |= REG_ZQ_CS0EN_ENABLE << OMAP44XX_REG_ZQ_CS0EN_SHIFT;
 464
 465         zq |= (cs1_device ? 1 : 0) << OMAP44XX_REG_ZQ_CS1EN_SHIFT;
 466
 467         return zq;
 468 }
 469
 470 static u32 get_temp_alert_config(const struct lpddr2_device_details *cs1_device,
 471                                  const struct lpddr2_addressing *addressing,
 472                                  u8 is_derated)
 473 {
 474         u32 alert = 0, interval;
 475         interval =
 476             TEMP_ALERT_POLL_INTERVAL_MS * 10000 / addressing->t_REFI_us_x10;
 477         if (is_derated)
 478                 interval *= 4;
 479         alert |= interval << OMAP44XX_REG_TA_REFINTERVAL_SHIFT;
 480
 481         alert |= TEMP_ALERT_CONFIG_DEVCT_1 << OMAP44XX_REG_TA_DEVCNT_SHIFT;
 482
 483         alert |= TEMP_ALERT_CONFIG_DEVWDT_32 << OMAP44XX_REG_TA_DEVWDT_SHIFT;
 484
 485         alert |= 1 << OMAP44XX_REG_TA_SFEXITEN_SHIFT;
 486
 487         alert |= 1 << OMAP44XX_REG_TA_CS0EN_SHIFT;
 488
 489         alert |= (cs1_device ? 1 : 0) << OMAP44XX_REG_TA_CS1EN_SHIFT;
 490
 491         return alert;
 492 }
 493
 494 static u32 get_read_idle_ctrl_reg(u8 volt_ramp)
 495 {
 496         u32 idle = 0, val = 0;
 497         if (volt_ramp)
 498                 val = ns_2_cycles(READ_IDLE_INTERVAL_DVFS) / 64 - 1;
 499         else
 500                 /*Maximum value in normal conditions - suggested by hw team */
 501                 val = 0x1FF;
 502         idle |= val << OMAP44XX_REG_READ_IDLE_INTERVAL_SHIFT;
 503
 504         idle |= EMIF_REG_READ_IDLE_LEN_VAL << OMAP44XX_REG_READ_IDLE_LEN_SHIFT;
 505
 506         return idle;
 507 }
 508
 509 static u32 get_ddr_phy_ctrl_1(u32 freq, u8 RL)
 510 {
 511         u32 phy = 0, val = 0;
 512
 513         phy |= (RL + 2) << OMAP44XX_REG_READ_LATENCY_SHIFT;
 514
 515         if (freq <= 100000000)
 516                 val = EMIF_DLL_SLAVE_DLY_CTRL_100_MHZ_AND_LESS;
 517         else if (freq <= 200000000)
 518                 val = EMIF_DLL_SLAVE_DLY_CTRL_200_MHZ;
 519         else
 520                 val = EMIF_DLL_SLAVE_DLY_CTRL_400_MHZ;
 521         phy |= val << OMAP44XX_REG_DLL_SLAVE_DLY_CTRL_SHIFT;
 522
 523         /* Other fields are constant magic values. Hardcode them together */
 524         phy |= EMIF_DDR_PHY_CTRL_1_BASE_VAL <<
 525                 OMAP44XX_EMIF_DDR_PHY_CTRL_1_BASE_VAL_SHIFT;
 526
 527         return phy;
 528 }
 529
 530 static u32 get_emif_mem_size(struct emif_device_details *devices)
 531 {
 532         u32 size_mbytes = 0, temp;
 533
 534         if (!devices)
 535                 return 0;
 536
 537         if (devices->cs0_device_details) {
 538                 temp = devices->cs0_device_details->density;
 539                 size_mbytes += lpddr2_density_2_size_in_mbytes[temp];
 540         }
 541
 542         if (devices->cs1_device_details) {
 543                 temp = devices->cs1_device_details->density;
 544                 size_mbytes += lpddr2_density_2_size_in_mbytes[temp];
 545         }
 546         /* convert to bytes */
 547         return size_mbytes << 20;
 548 }
 549
 550 /* Gets the encoding corresponding to a given DMM section size */
 551 u32 get_dmm_section_size_map(u32 section_size)
 552 {
 553         /*
 554          * Section size mapping:
 555          * 0x0: 16-MiB section
 556          * 0x1: 32-MiB section
 557          * 0x2: 64-MiB section
 558          * 0x3: 128-MiB section
 559          * 0x4: 256-MiB section
 560          * 0x5: 512-MiB section
 561          * 0x6: 1-GiB section
 562          * 0x7: 2-GiB section
 563          */
 564         section_size >>= 24; /* divide by 16 MB */
 565         return log_2_n_round_down(section_size);
 566 }
 567
 568 static void emif_calculate_regs(
 569                 const struct emif_device_details *emif_dev_details,
 570                 u32 freq, struct emif_regs *regs)
 571 {
 572         u32 temp, sys_freq;
 573         const struct lpddr2_addressing *addressing;
 574         const struct lpddr2_ac_timings *timings;
 575         const struct lpddr2_min_tck *min_tck;
 576         const struct lpddr2_device_details *cs0_dev_details =
 577                                         emif_dev_details->cs0_device_details;
 578         const struct lpddr2_device_details *cs1_dev_details =
 579                                         emif_dev_details->cs1_device_details;
 580         const struct lpddr2_device_timings *cs0_dev_timings =
 581                                         emif_dev_details->cs0_device_timings;
 582
 583         emif_assert(emif_dev_details);
 584         emif_assert(regs);
 585         /*
 586          * You can not have a device on CS1 without one on CS0
 587          * So configuring EMIF without a device on CS0 doesn't
 588          * make sense
 589          */
 590         emif_assert(cs0_dev_details);
 591         emif_assert(cs0_dev_details->type != LPDDR2_TYPE_NVM);
 592         /*
 593          * If there is a device on CS1 it should be same type as CS0
 594          * (or NVM. But NVM is not supported in this driver yet)
 595          */
 596         emif_assert((cs1_dev_details == NULL) ||
 597                     (cs1_dev_details->type == LPDDR2_TYPE_NVM) ||
 598                     (cs0_dev_details->type == cs1_dev_details->type));
 599         emif_assert(freq <= MAX_LPDDR2_FREQ);
 600
 601         set_ddr_clk_period(freq);
 602
 603         /*
 604          * The device on CS0 is used for all timing calculations
 605          * There is only one set of registers for timings per EMIF. So, if the
 606          * second CS(CS1) has a device, it should have the same timings as the
 607          * device on CS0
 608          */
 609         timings = get_timings_table(cs0_dev_timings->ac_timings, freq);
 610         emif_assert(timings);
 611         min_tck = cs0_dev_timings->min_tck;
 612
 613         temp = addressing_table_index(cs0_dev_details->type,
 614                                       cs0_dev_details->density,
 615                                       cs0_dev_details->io_width);
 616
 617         emif_assert((temp >= 0));
 618         addressing = &(addressing_table[temp]);
 619         emif_assert(addressing);
 620
 621         sys_freq = get_sys_clk_freq();
 622
 623         regs->sdram_config_init = get_sdram_config_reg(cs0_dev_details,
 624                                                         cs1_dev_details,
 625                                                         addressing, RL_BOOT);
 626
 627         regs->sdram_config = get_sdram_config_reg(cs0_dev_details,
 628                                                 cs1_dev_details,
 629                                                 addressing, RL_FINAL);
 630
 631         regs->ref_ctrl = get_sdram_ref_ctrl(freq, addressing);
 632
 633         regs->sdram_tim1 = get_sdram_tim_1_reg(timings, min_tck, addressing);
 634
 635         regs->sdram_tim2 = get_sdram_tim_2_reg(timings, min_tck);
 636
 637         regs->sdram_tim3 = get_sdram_tim_3_reg(timings, min_tck, addressing);
 638
 639         regs->read_idle_ctrl = get_read_idle_ctrl_reg(LPDDR2_VOLTAGE_STABLE);
 640
 641         regs->temp_alert_config =
 642             get_temp_alert_config(cs1_dev_details, addressing, 0);
 643
 644         regs->zq_config = get_zq_config_reg(cs1_dev_details, addressing,
 645                                             LPDDR2_VOLTAGE_STABLE);
 646
 647         regs->emif_ddr_phy_ctlr_1_init =
 648                         get_ddr_phy_ctrl_1(sys_freq / 2, RL_BOOT);
 649
 650         regs->emif_ddr_phy_ctlr_1 =
 651                         get_ddr_phy_ctrl_1(freq, RL_FINAL);
 652
 653         regs->freq = freq;
 654
 655         print_timing_reg(regs->sdram_config_init);
 656         print_timing_reg(regs->sdram_config);
 657         print_timing_reg(regs->ref_ctrl);
 658         print_timing_reg(regs->sdram_tim1);
 659         print_timing_reg(regs->sdram_tim2);
 660         print_timing_reg(regs->sdram_tim3);
 661         print_timing_reg(regs->read_idle_ctrl);
 662         print_timing_reg(regs->temp_alert_config);
 663         print_timing_reg(regs->zq_config);
 664         print_timing_reg(regs->emif_ddr_phy_ctlr_1);
 665         print_timing_reg(regs->emif_ddr_phy_ctlr_1_init);
 666 }
 667 #endif /* CONFIG_SYS_EMIF_PRECALCULATED_TIMING_REGS */
 668
 669 #ifdef CONFIG_SYS_DEFAULT_LPDDR2_TIMINGS
 670 /* Base AC Timing values specified by JESD209-2 for 400MHz operation */
 671 static const struct lpddr2_ac_timings timings_jedec_400_mhz = {
 672         .max_freq = 400000000,
 673         .RL = 6,
 674         .tRPab = 21,
 675         .tRCD = 18,
 676         .tWR = 15,
 677         .tRASmin = 42,
 678         .tRRD = 10,
 679         .tWTRx2 = 15,
 680         .tXSR = 140,
 681         .tXPx2 = 15,
 682         .tRFCab = 130,
 683         .tRTPx2 = 15,
 684         .tCKE = 3,
 685         .tCKESR = 15,
 686         .tZQCS = 90,
 687         .tZQCL = 360,
 688         .tZQINIT = 1000,
 689         .tDQSCKMAXx2 = 11,
 690         .tRASmax = 70,
 691         .tFAW = 50
 692 };
 693
 694 /* Base AC Timing values specified by JESD209-2 for 333 MHz operation */
 695 static const struct lpddr2_ac_timings timings_jedec_333_mhz = {
 696         .max_freq = 333000000,
 697         .RL = 5,
 698         .tRPab = 21,
 699         .tRCD = 18,
 700         .tWR = 15,
 701         .tRASmin = 42,
 702         .tRRD = 10,
 703         .tWTRx2 = 15,
 704         .tXSR = 140,
 705         .tXPx2 = 15,
 706         .tRFCab = 130,
 707         .tRTPx2 = 15,
 708         .tCKE = 3,
 709         .tCKESR = 15,
 710         .tZQCS = 90,
 711         .tZQCL = 360,
 712         .tZQINIT = 1000,
 713         .tDQSCKMAXx2 = 11,
 714         .tRASmax = 70,
 715         .tFAW = 50
 716 };
 717
 718 /* Base AC Timing values specified by JESD209-2 for 200 MHz operation */
 719 static const struct lpddr2_ac_timings timings_jedec_200_mhz = {
 720         .max_freq = 200000000,
 721         .RL = 3,
 722         .tRPab = 21,
 723         .tRCD = 18,
 724         .tWR = 15,
 725         .tRASmin = 42,
 726         .tRRD = 10,
 727         .tWTRx2 = 20,
 728         .tXSR = 140,
 729         .tXPx2 = 15,
 730         .tRFCab = 130,
 731         .tRTPx2 = 15,
 732         .tCKE = 3,
 733         .tCKESR = 15,
 734         .tZQCS = 90,
 735         .tZQCL = 360,
 736         .tZQINIT = 1000,
 737         .tDQSCKMAXx2 = 11,
 738         .tRASmax = 70,
 739         .tFAW = 50
 740 };
 741
 742 /*
 743  * Min tCK values specified by JESD209-2
 744  * Min tCK specifies the minimum duration of some AC timing parameters in terms
 745  * of the number of cycles. If the calculated number of cycles based on the
 746  * absolute time value is less than the min tCK value, min tCK value should
 747  * be used instead. This typically happens at low frequencies.
 748  */
 749 static const struct lpddr2_min_tck min_tck_jedec = {
 750         .tRL = 3,
 751         .tRP_AB = 3,
 752         .tRCD = 3,
 753         .tWR = 3,
 754         .tRAS_MIN = 3,
 755         .tRRD = 2,
 756         .tWTR = 2,
 757         .tXP = 2,
 758         .tRTP = 2,
 759         .tCKE = 3,
 760         .tCKESR = 3,
 761         .tFAW = 8
 762 };
 763
 764 static const struct lpddr2_ac_timings const*
 765                         jedec_ac_timings[MAX_NUM_SPEEDBINS] = {
 766         &timings_jedec_200_mhz,
 767         &timings_jedec_333_mhz,
 768         &timings_jedec_400_mhz
 769 };
 770
 771 static const struct lpddr2_device_timings jedec_default_timings = {
 772         .ac_timings = jedec_ac_timings,
 773         .min_tck = &min_tck_jedec
 774 };
 775
 776 void emif_get_device_timings(u32 emif_nr,
 777                 const struct lpddr2_device_timings **cs0_device_timings,
 778                 const struct lpddr2_device_timings **cs1_device_timings)
 779 {
 780         /* Assume Identical devices on EMIF1 & EMIF2 */
 781         *cs0_device_timings = &jedec_default_timings;
 782         *cs1_device_timings = &jedec_default_timings;
 783 }
 784 #endif /* CONFIG_SYS_DEFAULT_LPDDR2_TIMINGS */
 785
 786 #ifdef CONFIG_SYS_AUTOMATIC_SDRAM_DETECTION
 787 const char *get_lpddr2_type(u8 type_id)
 788 {
 789         switch (type_id) {
 790         case LPDDR2_TYPE_S4:
 791                 return "LPDDR2-S4";
 792         case LPDDR2_TYPE_S2:
 793                 return "LPDDR2-S2";
 794         default:
 795                 return NULL;
 796         }
 797 }
 798
 799 const char *get_lpddr2_io_width(u8 width_id)
 800 {
 801         switch (width_id) {
 802         case LPDDR2_IO_WIDTH_8:
 803                 return "x8";
 804         case LPDDR2_IO_WIDTH_16:
 805                 return "x16";
 806         case LPDDR2_IO_WIDTH_32:
 807                 return "x32";
 808         default:
 809                 return NULL;
 810         }
 811 }
 812
 813 const char *get_lpddr2_manufacturer(u32 manufacturer)
 814 {
 815         switch (manufacturer) {
 816         case LPDDR2_MANUFACTURER_SAMSUNG:
 817                 return "Samsung";
 818         case LPDDR2_MANUFACTURER_QIMONDA:
 819                 return "Qimonda";
 820         case LPDDR2_MANUFACTURER_ELPIDA:
 821                 return "Elpida";
 822         case LPDDR2_MANUFACTURER_ETRON:
 823                 return "Etron";
 824         case LPDDR2_MANUFACTURER_NANYA:
 825                 return "Nanya";
 826         case LPDDR2_MANUFACTURER_HYNIX:
 827                 return "Hynix";
 828         case LPDDR2_MANUFACTURER_MOSEL:
 829                 return "Mosel";
 830         case LPDDR2_MANUFACTURER_WINBOND:
 831                 return "Winbond";
 832         case LPDDR2_MANUFACTURER_ESMT:
 833                 return "ESMT";
 834         case LPDDR2_MANUFACTURER_SPANSION:
 835                 return "Spansion";
 836         case LPDDR2_MANUFACTURER_SST:
 837                 return "SST";
 838         case LPDDR2_MANUFACTURER_ZMOS:
 839                 return "ZMOS";
 840         case LPDDR2_MANUFACTURER_INTEL:
 841                 return "Intel";
 842         case LPDDR2_MANUFACTURER_NUMONYX:
 843                 return "Numonyx";
 844         case LPDDR2_MANUFACTURER_MICRON:
 845                 return "Micron";
 846         default:
 847                 return NULL;
 848         }
 849 }
 850
 851 static void display_sdram_details(u32 emif_nr, u32 cs,
 852                                   struct lpddr2_device_details *device)
 853 {
 854         const char *mfg_str;
 855         const char *type_str;
 856         char density_str[10];
 857         u32 density;
 858
 859         debug("EMIF%d CS%d\t", emif_nr, cs);
 860
 861         if (!device) {
 862                 debug("None\n");
 863                 return;
 864         }
 865
 866         mfg_str = get_lpddr2_manufacturer(device->manufacturer);
 867         type_str = get_lpddr2_type(device->type);
 868
 869         density = lpddr2_density_2_size_in_mbytes[device->density];
 870         if ((density / 1024 * 1024) == density) {
 871                 density /= 1024;
 872                 sprintf(density_str, "%d GB", density);
 873         } else
 874                 sprintf(density_str, "%d MB", density);
 875         if (mfg_str && type_str)
 876                 debug("%s\t\t%s\t%s\n", mfg_str, type_str, density_str);
 877 }
 878
 879 static u8 is_lpddr2_sdram_present(u32 base, u32 cs,
 880                                   struct lpddr2_device_details *lpddr2_device)
 881 {
 882         u32 mr = 0, temp;
 883
 884         mr = get_mr(base, cs, LPDDR2_MR0);
 885         if (mr > 0xFF) {
 886                 /* Mode register value bigger than 8 bit */
 887                 return 0;
 888         }
 889
 890         temp = (mr & LPDDR2_MR0_DI_MASK) >> LPDDR2_MR0_DI_SHIFT;
 891         if (temp) {
 892                 /* Not SDRAM */
 893                 return 0;
 894         }
 895         temp = (mr & LPDDR2_MR0_DNVI_MASK) >> LPDDR2_MR0_DNVI_SHIFT;
 896
 897         if (temp) {
 898                 /* DNV supported - But DNV is only supported for NVM */
 899                 return 0;
 900         }
 901
 902         mr = get_mr(base, cs, LPDDR2_MR4);
 903         if (mr > 0xFF) {
 904                 /* Mode register value bigger than 8 bit */
 905                 return 0;
 906         }
 907
 908         mr = get_mr(base, cs, LPDDR2_MR5);
 909         if (mr >= 0xFF) {
 910                 /* Mode register value bigger than 8 bit */
 911                 return 0;
 912         }
 913
 914         if (!get_lpddr2_manufacturer(mr)) {
 915                 /* Manufacturer not identified */
 916                 return 0;
 917         }
 918         lpddr2_device->manufacturer = mr;
 919
 920         mr = get_mr(base, cs, LPDDR2_MR6);
 921         if (mr >= 0xFF) {
 922                 /* Mode register value bigger than 8 bit */
 923                 return 0;
 924         }
 925
 926         mr = get_mr(base, cs, LPDDR2_MR7);
 927         if (mr >= 0xFF) {
 928                 /* Mode register value bigger than 8 bit */
 929                 return 0;
 930         }
 931
 932         mr = get_mr(base, cs, LPDDR2_MR8);
 933         if (mr >= 0xFF) {
 934                 /* Mode register value bigger than 8 bit */
 935                 return 0;
 936         }
 937
 938         temp = (mr & MR8_TYPE_MASK) >> MR8_TYPE_SHIFT;
 939         if (!get_lpddr2_type(temp)) {
 940                 /* Not SDRAM */
 941                 return 0;
 942         }
 943         lpddr2_device->type = temp;
 944
 945         temp = (mr & MR8_DENSITY_MASK) >> MR8_DENSITY_SHIFT;
 946         if (temp > LPDDR2_DENSITY_32Gb) {
 947                 /* Density not supported */
 948                 return 0;
 949         }
 950         lpddr2_device->density = temp;
 951
 952         temp = (mr & MR8_IO_WIDTH_MASK) >> MR8_IO_WIDTH_SHIFT;
 953         if (!get_lpddr2_io_width(temp)) {
 954                 /* IO width unsupported value */
 955                 return 0;
 956         }
 957         lpddr2_device->io_width = temp;
 958
 959         /*
 960          * If all the above tests pass we should
 961          * have a device on this chip-select
 962          */
 963         return 1;
 964 }
 965
 966 struct lpddr2_device_details *emif_get_device_details(u32 emif_nr, u8 cs,
 967                         struct lpddr2_device_details *lpddr2_dev_details)
 968 {
 969         u32 phy;
 970         u32 base = (emif_nr == 1) ? OMAP44XX_EMIF1 : OMAP44XX_EMIF2;
 971         struct emif_reg_struct *emif = (struct emif_reg_struct *)base;
 972
 973         if (!lpddr2_dev_details)
 974                 return NULL;
 975
 976         /* Do the minimum init for mode register accesses */
 977         if (!running_from_sdram()) {
 978                 phy = get_ddr_phy_ctrl_1(get_sys_clk_freq() / 2, RL_BOOT);
 979                 writel(phy, &emif->emif_ddr_phy_ctrl_1);
 980         }
 981
 982         if (!(is_lpddr2_sdram_present(base, cs, lpddr2_dev_details)))
 983                 return NULL;
 984
 985         display_sdram_details(emif_num(base), cs, lpddr2_dev_details);
 986
 987         return lpddr2_dev_details;
 988 }
 989 #endif /* CONFIG_SYS_AUTOMATIC_SDRAM_DETECTION */
 990
 991 static void do_sdram_init(u32 base)
 992 {
 993         const struct emif_regs *regs;
 994         u32 in_sdram, emif_nr;
 995
 996         debug(">>do_sdram_init() %x\n", base);
 997
 998         in_sdram = running_from_sdram();
 999         emif_nr = (base == OMAP44XX_EMIF1) ? 1 : 2;
1000
1001 #ifdef CONFIG_SYS_EMIF_PRECALCULATED_TIMING_REGS
1002         emif_get_reg_dump(emif_nr, &regs);
1003         if (!regs) {
1004                 debug("EMIF: reg dump not provided\n");
1005                 return;
1006         }
1007 #else
1008         /*
1009          * The user has not provided the register values. We need to
1010          * calculate it based on the timings and the DDR frequency
1011          */
1012         struct emif_device_details dev_details;
1013         struct emif_regs calculated_regs;
1014
1015         /*
1016          * Get device details:
1017          * - Discovered if CONFIG_SYS_AUTOMATIC_SDRAM_DETECTION is set
1018          * - Obtained from user otherwise
1019          */
1020         struct lpddr2_device_details cs0_dev_details, cs1_dev_details;
1021         emif_reset_phy(base);
1022         dev_details.cs0_device_details = emif_get_device_details(base, CS0,
1023                                                 &cs0_dev_details);
1024         dev_details.cs1_device_details = emif_get_device_details(base, CS1,
1025                                                 &cs1_dev_details);
1026         emif_reset_phy(base);
1027
1028         /* Return if no devices on this EMIF */
1029         if (!dev_details.cs0_device_details &&
1030             !dev_details.cs1_device_details) {
1031                 emif_sizes[emif_nr - 1] = 0;
1032                 return;
1033         }
1034
1035         if (!in_sdram)
1036                 emif_sizes[emif_nr - 1] = get_emif_mem_size(&dev_details);
1037
1038         /*
1039          * Get device timings:
1040          * - Default timings specified by JESD209-2 if
1041          *   CONFIG_SYS_DEFAULT_LPDDR2_TIMINGS is set
1042          * - Obtained from user otherwise
1043          */
1044         emif_get_device_timings(emif_nr, &dev_details.cs0_device_timings,
1045                                 &dev_details.cs1_device_timings);
1046
1047         /* Calculate the register values */
1048         emif_calculate_regs(&dev_details, omap4_ddr_clk(), &calculated_regs);
1049         regs = &calculated_regs;
1050 #endif /* CONFIG_SYS_EMIF_PRECALCULATED_TIMING_REGS */
1051
1052         /*
1053          * Initializing the LPDDR2 device can not happen from SDRAM.
1054          * Changing the timing registers in EMIF can happen(going from one
1055          * OPP to another)
1056          */
1057         if (!in_sdram)
1058                 lpddr2_init(base, regs);
1059
1060         /* Write to the shadow registers */
1061         emif_update_timings(base, regs);
1062
1063         debug("<<do_sdram_init() %x\n", base);
1064 }
1065
1066 static void emif_post_init_config(u32 base)
1067 {
1068         struct emif_reg_struct *emif = (struct emif_reg_struct *)base;
1069         u32 omap4_rev = omap_revision();
1070
1071         /* reset phy on ES2.0 */
1072         if (omap4_rev == OMAP4430_ES2_0)
1073                 emif_reset_phy(base);
1074
1075         /* Put EMIF back in smart idle on ES1.0 */
1076         if (omap4_rev == OMAP4430_ES1_0)
1077                 writel(0x80000000, &emif->emif_pwr_mgmt_ctrl);
1078 }
1079
1080 static void dmm_init(u32 base)
1081 {
1082         const struct dmm_lisa_map_regs *lisa_map_regs;
1083
1084 #ifdef CONFIG_SYS_EMIF_PRECALCULATED_TIMING_REGS
1085         emif_get_dmm_regs(&lisa_map_regs);
1086 #else
1087         u32 emif1_size, emif2_size, mapped_size, section_map = 0;
1088         u32 section_cnt, sys_addr;
1089         struct dmm_lisa_map_regs lis_map_regs_calculated = {0};
1090
1091         mapped_size = 0;
1092         section_cnt = 3;
1093         sys_addr = CONFIG_SYS_SDRAM_BASE;
1094         emif1_size = emif_sizes[0];
1095         emif2_size = emif_sizes[1];
1096         debug("emif1_size 0x%x emif2_size 0x%x\n", emif1_size, emif2_size);
1097
1098         if (!emif1_size && !emif2_size)
1099                 return;
1100
1101         /* symmetric interleaved section */
1102         if (emif1_size && emif2_size) {
1103                 mapped_size = min(emif1_size, emif2_size);
1104                 section_map = DMM_LISA_MAP_INTERLEAVED_BASE_VAL;
1105                 section_map |= 0 << OMAP44XX_SDRC_ADDR_SHIFT;
1106                 /* only MSB */
1107                 section_map |= (sys_addr >> 24) <<
1108                                 OMAP44XX_SYS_ADDR_SHIFT;
1109                 section_map |= get_dmm_section_size_map(mapped_size * 2)
1110                                 << OMAP44XX_SYS_SIZE_SHIFT;
1111                 lis_map_regs_calculated.dmm_lisa_map_3 = section_map;
1112                 emif1_size -= mapped_size;
1113                 emif2_size -= mapped_size;
1114                 sys_addr += (mapped_size * 2);
1115                 section_cnt--;
1116         }
1117
1118         /*
1119          * Single EMIF section(we can have a maximum of 1 single EMIF
1120          * section- either EMIF1 or EMIF2 or none, but not both)
1121          */
1122         if (emif1_size) {
1123                 section_map = DMM_LISA_MAP_EMIF1_ONLY_BASE_VAL;
1124                 section_map |= get_dmm_section_size_map(emif1_size)
1125                                 << OMAP44XX_SYS_SIZE_SHIFT;
1126                 /* only MSB */
1127                 section_map |= (mapped_size >> 24) <<
1128                                 OMAP44XX_SDRC_ADDR_SHIFT;
1129                 /* only MSB */
1130                 section_map |= (sys_addr >> 24) << OMAP44XX_SYS_ADDR_SHIFT;
1131                 section_cnt--;
1132         }
1133         if (emif2_size) {
1134                 section_map = DMM_LISA_MAP_EMIF2_ONLY_BASE_VAL;
1135                 section_map |= get_dmm_section_size_map(emif2_size) <<
1136                                 OMAP44XX_SYS_SIZE_SHIFT;
1137                 /* only MSB */
1138                 section_map |= mapped_size >> 24 << OMAP44XX_SDRC_ADDR_SHIFT;
1139                 /* only MSB */
1140                 section_map |= sys_addr >> 24 << OMAP44XX_SYS_ADDR_SHIFT;
1141                 section_cnt--;
1142         }
1143
1144         if (section_cnt == 2) {
1145                 /* Only 1 section - either symmetric or single EMIF */
1146                 lis_map_regs_calculated.dmm_lisa_map_3 = section_map;
1147                 lis_map_regs_calculated.dmm_lisa_map_2 = 0;
1148                 lis_map_regs_calculated.dmm_lisa_map_1 = 0;
1149         } else {
1150                 /* 2 sections - 1 symmetric, 1 single EMIF */
1151                 lis_map_regs_calculated.dmm_lisa_map_2 = section_map;
1152                 lis_map_regs_calculated.dmm_lisa_map_1 = 0;
1153         }
1154
1155         /* TRAP for invalid TILER mappings in section 0 */
1156         lis_map_regs_calculated.dmm_lisa_map_0 = DMM_LISA_MAP_0_INVAL_ADDR_TRAP;
1157
1158         lisa_map_regs = &lis_map_regs_calculated;
1159 #endif
1160         struct dmm_lisa_map_regs *hw_lisa_map_regs =
1161             (struct dmm_lisa_map_regs *)base;
1162
1163         writel(0, &hw_lisa_map_regs->dmm_lisa_map_3);
1164         writel(0, &hw_lisa_map_regs->dmm_lisa_map_2);
1165         writel(0, &hw_lisa_map_regs->dmm_lisa_map_1);
1166         writel(0, &hw_lisa_map_regs->dmm_lisa_map_0);
1167
1168         writel(lisa_map_regs->dmm_lisa_map_3,
1169                 &hw_lisa_map_regs->dmm_lisa_map_3);
1170         writel(lisa_map_regs->dmm_lisa_map_2,
1171                 &hw_lisa_map_regs->dmm_lisa_map_2);
1172         writel(lisa_map_regs->dmm_lisa_map_1,
1173                 &hw_lisa_map_regs->dmm_lisa_map_1);
1174         writel(lisa_map_regs->dmm_lisa_map_0,
1175                 &hw_lisa_map_regs->dmm_lisa_map_0);
1176
1177         if (omap_revision() >= OMAP4460_ES1_0) {
1178                 hw_lisa_map_regs =
1179                     (struct dmm_lisa_map_regs *)OMAP44XX_MA_LISA_MAP_BASE;
1180
1181                 writel(lisa_map_regs->dmm_lisa_map_3,
1182                         &hw_lisa_map_regs->dmm_lisa_map_3);
1183                 writel(lisa_map_regs->dmm_lisa_map_2,
1184                         &hw_lisa_map_regs->dmm_lisa_map_2);
1185                 writel(lisa_map_regs->dmm_lisa_map_1,
1186                         &hw_lisa_map_regs->dmm_lisa_map_1);
1187                 writel(lisa_map_regs->dmm_lisa_map_0,
1188                         &hw_lisa_map_regs->dmm_lisa_map_0);
1189         }
1190 }
1191
1192 /*
1193  * SDRAM initialization:
1194  * SDRAM initialization has two parts:
1195  * 1. Configuring the SDRAM device
1196  * 2. Update the AC timings related parameters in the EMIF module
1197  * (1) should be done only once and should not be done while we are
1198  * running from SDRAM.
1199  * (2) can and should be done more than once if OPP changes.
1200  * Particularly, this may be needed when we boot without SPL and
1201  * and using Configuration Header(CH). ROM code supports only at 50% OPP
1202  * at boot (low power boot). So u-boot has to switch to OPP100 and update
1203  * the frequency. So,
1204  * Doing (1) and (2) makes sense - first time initialization
1205  * Doing (2) and not (1) makes sense - OPP change (when using CH)
1206  * Doing (1) and not (2) doen't make sense
1207  * See do_sdram_init() for the details
1208  */
1209 void sdram_init(void)
1210 {
1211         u32 in_sdram, size_prog, size_detect;
1212
1213         debug(">>sdram_init()\n");
1214
1215         if (omap_hw_init_context() == OMAP_INIT_CONTEXT_UBOOT_AFTER_SPL)
1216                 return;
1217
1218         in_sdram = running_from_sdram();
1219         debug("in_sdram = %d\n", in_sdram);
1220
1221         if (!in_sdram)
1222                 bypass_dpll(&prcm->cm_clkmode_dpll_core);
1223
1224
1225         do_sdram_init(OMAP44XX_EMIF1);
1226         do_sdram_init(OMAP44XX_EMIF2);
1227
1228         if (!in_sdram) {
1229                 dmm_init(OMAP44XX_DMM_LISA_MAP_BASE);
1230                 emif_post_init_config(OMAP44XX_EMIF1);
1231                 emif_post_init_config(OMAP44XX_EMIF2);
1232
1233         }
1234
1235         /* for the shadow registers to take effect */
1236         freq_update_core();
1237
1238         /* Do some testing after the init */
1239         if (!in_sdram) {
1240                 size_prog = omap_sdram_size();
1241                 size_detect = get_ram_size((long *)CONFIG_SYS_SDRAM_BASE,
1242                                                 size_prog);
1243                 /* Compare with the size programmed */
1244                 if (size_detect != size_prog) {
1245                         printf("SDRAM: identified size not same as expected"
1246                                 " size identified: %x expected: %x\n",
1247                                 size_detect,
1248                                 size_prog);
1249                 } else
1250                         debug("get_ram_size() successful");
1251         }
1252
1253         debug("<<sdram_init()\n");
1254 }