arch/arm/cpu/armv7/omap4/hwinit.c

   1 /*
   2  *
   3  * Common functions for OMAP4 based boards
   4  *
   5  * (C) Copyright 2010
   6  * Texas Instruments, <www.ti.com>
   7  *
   8  * Author :
   9  *      Aneesh V        <aneesh@ti.com>
  10  *      Steve Sakoman   <steve@sakoman.com>
  11  *
  12  * See file CREDITS for list of people who contributed to this
  13  * project.
  14  *
  15  * This program is free software; you can redistribute it and/or
  16  * modify it under the terms of the GNU General Public License as
  17  * published by the Free Software Foundation; either version 2 of
  18  * the License, or (at your option) any later version.
  19  *
  20  * This program is distributed in the hope that it will be useful,
  21  * but WITHOUT ANY WARRANTY; without even the implied warranty of
  22  * MERCHANTABILITY or FITNESS FOR A PARTICULAR PURPOSE. See the
  23  * GNU General Public License for more details.
  24  *
  25  * You should have received a copy of the GNU General Public License
  26  * along with this program; if not, write to the Free Software
  27  * Foundation, Inc., 59 Temple Place, Suite 330, Boston,
  28  * MA 02111-1307 USA
  29  */
  30 #include <common.h>
  31 #include <asm/armv7.h>
  32 #include <asm/arch/cpu.h>
  33 #include <asm/arch/sys_proto.h>
  34 #include <asm/sizes.h>
  35 #include <asm/emif.h>
  36 #include <asm/arch/gpio.h>
  37 #include <asm/omap_common.h>
  38
  39 DECLARE_GLOBAL_DATA_PTR;
  40
  41 u32 *const omap_si_rev = (u32 *)OMAP_SRAM_SCRATCH_OMAP_REV;
  42
  43 static const struct gpio_bank gpio_bank_44xx[6] = {
  44         { (void *)OMAP44XX_GPIO1_BASE, METHOD_GPIO_24XX },
  45         { (void *)OMAP44XX_GPIO2_BASE, METHOD_GPIO_24XX },
  46         { (void *)OMAP44XX_GPIO3_BASE, METHOD_GPIO_24XX },
  47         { (void *)OMAP44XX_GPIO4_BASE, METHOD_GPIO_24XX },
  48         { (void *)OMAP44XX_GPIO5_BASE, METHOD_GPIO_24XX },
  49         { (void *)OMAP44XX_GPIO6_BASE, METHOD_GPIO_24XX },
  50 };
  51
  52 const struct gpio_bank *const omap_gpio_bank = gpio_bank_44xx;
  53
  54 #ifdef CONFIG_SPL_BUILD
  55 /*
  56  * Some tuning of IOs for optimal power and performance
  57  */
  58 void do_io_settings(void)
  59 {
  60         u32 lpddr2io;
  61
  62         u32 omap4_rev = omap_revision();
  63
  64         if (omap4_rev == OMAP4430_ES1_0)
  65                 lpddr2io = CONTROL_LPDDR2IO_SLEW_125PS_DRV8_PULL_DOWN;
  66         else if (omap4_rev == OMAP4430_ES2_0)
  67                 lpddr2io = CONTROL_LPDDR2IO_SLEW_325PS_DRV8_GATE_KEEPER;
  68         else
  69                 lpddr2io = CONTROL_LPDDR2IO_SLEW_315PS_DRV12_PULL_DOWN;
  70
  71         /* EMIF1 */
  72         writel(lpddr2io, (*ctrl)->control_lpddr2io1_0);
  73         writel(lpddr2io, (*ctrl)->control_lpddr2io1_1);
  74         /* No pull for GR10 as per hw team's recommendation */
  75         writel(lpddr2io & ~LPDDR2IO_GR10_WD_MASK,
  76                 (*ctrl)->control_lpddr2io1_2);
  77         writel(CONTROL_LPDDR2IO_3_VAL, (*ctrl)->control_lpddr2io1_3);
  78
  79         /* EMIF2 */
  80         writel(lpddr2io, (*ctrl)->control_lpddr2io2_0);
  81         writel(lpddr2io, (*ctrl)->control_lpddr2io2_1);
  82         /* No pull for GR10 as per hw team's recommendation */
  83         writel(lpddr2io & ~LPDDR2IO_GR10_WD_MASK,
  84                 (*ctrl)->control_lpddr2io2_2);
  85         writel(CONTROL_LPDDR2IO_3_VAL, (*ctrl)->control_lpddr2io2_3);
  86
  87         /*
  88          * Some of these settings (TRIM values) come from eFuse and are
  89          * in turn programmed in the eFuse at manufacturing time after
  90          * calibration of the device. Do the software over-ride only if
  91          * the device is not correctly trimmed
  92          */
  93         if (!(readl((*ctrl)->control_std_fuse_opp_bgap) & 0xFFFF)) {
  94
  95                 writel(LDOSRAM_VOLT_CTRL_OVERRIDE,
  96                         (*ctrl)->control_ldosram_iva_voltage_ctrl);
  97
  98                 writel(LDOSRAM_VOLT_CTRL_OVERRIDE,
  99                         (*ctrl)->control_ldosram_mpu_voltage_ctrl);
 100
 101                 writel(LDOSRAM_VOLT_CTRL_OVERRIDE,
 102                         (*ctrl)->control_ldosram_core_voltage_ctrl);
 103         }
 104
 105         /*
 106          * Over-ride the register
 107          *      i. unconditionally for all 4430
 108          *      ii. only if un-trimmed for 4460
 109          */
 110         if (!readl((*ctrl)->control_efuse_1))
 111                 writel(CONTROL_EFUSE_1_OVERRIDE, (*ctrl)->control_efuse_1);
 112
 113         if ((omap4_rev < OMAP4460_ES1_0) || !readl((*ctrl)->control_efuse_2))
 114                 writel(CONTROL_EFUSE_2_OVERRIDE, (*ctrl)->control_efuse_2);
 115 }
 116 #endif /* CONFIG_SPL_BUILD */
 117
 118 /* dummy fuction for omap4 */
 119 void config_data_eye_leveling_samples(u32 emif_base)
 120 {
 121 }
 122
 123 void init_omap_revision(void)
 124 {
 125         /*
 126          * For some of the ES2/ES1 boards ID_CODE is not reliable:
 127          * Also, ES1 and ES2 have different ARM revisions
 128          * So use ARM revision for identification
 129          */
 130         unsigned int arm_rev = cortex_rev();
 131
 132         switch (arm_rev) {
 133         case MIDR_CORTEX_A9_R0P1:
 134                 *omap_si_rev = OMAP4430_ES1_0;
 135                 break;
 136         case MIDR_CORTEX_A9_R1P2:
 137                 switch (readl(CONTROL_ID_CODE)) {
 138                 case OMAP4_CONTROL_ID_CODE_ES2_0:
 139                         *omap_si_rev = OMAP4430_ES2_0;
 140                         break;
 141                 case OMAP4_CONTROL_ID_CODE_ES2_1:
 142                         *omap_si_rev = OMAP4430_ES2_1;
 143                         break;
 144                 case OMAP4_CONTROL_ID_CODE_ES2_2:
 145                         *omap_si_rev = OMAP4430_ES2_2;
 146                         break;
 147                 default:
 148                         *omap_si_rev = OMAP4430_ES2_0;
 149                         break;
 150                 }
 151                 break;
 152         case MIDR_CORTEX_A9_R1P3:
 153                 *omap_si_rev = OMAP4430_ES2_3;
 154                 break;
 155         case MIDR_CORTEX_A9_R2P10:
 156                 switch (readl(CONTROL_ID_CODE)) {
 157                 case OMAP4460_CONTROL_ID_CODE_ES1_1:
 158                         *omap_si_rev = OMAP4460_ES1_1;
 159                         break;
 160                 case OMAP4460_CONTROL_ID_CODE_ES1_0:
 161                 default:
 162                         *omap_si_rev = OMAP4460_ES1_0;
 163                         break;
 164                 }
 165                 break;
 166         default:
 167                 *omap_si_rev = OMAP4430_SILICON_ID_INVALID;
 168                 break;
 169         }
 170 }
 171
 172 #ifndef CONFIG_SYS_L2CACHE_OFF
 173 void v7_outer_cache_enable(void)
 174 {
 175         set_pl310_ctrl_reg(1);
 176 }
 177
 178 void v7_outer_cache_disable(void)
 179 {
 180         set_pl310_ctrl_reg(0);
 181 }
 182 #endif /* !CONFIG_SYS_L2CACHE_OFF */