arch/arm/include/asm/arch-tegra20/tegra20.h

   1 /*
   2  * (C) Copyright 2010,2011
   3  * NVIDIA Corporation <www.nvidia.com>
   4  *
   5  * See file CREDITS for list of people who contributed to this
   6  * project.
   7  *
   8  * This program is free software; you can redistribute it and/or
   9  * modify it under the terms of the GNU General Public License as
  10  * published by the Free Software Foundation; either version 2 of
  11  * the License, or (at your option) any later version.
  12  *
  13  * This program is distributed in the hope that it will be useful,
  14  * but WITHOUT ANY WARRANTY; without even the implied warranty of
  15  * MERCHANTABILITY or FITNESS FOR A PARTICULAR PURPOSE.  See the
  16  * GNU General Public License for more details.
  17  *
  18  * You should have received a copy of the GNU General Public License
  19  * along with this program; if not, write to the Free Software
  20  * Foundation, Inc., 59 Temple Place, Suite 330, Boston,
  21  * MA 02111-1307 USA
  22  */
  23
  24 #ifndef _TEGRA20_H_
  25 #define _TEGRA20_H_
  26
  27 #define NV_PA_SDRAM_BASE        0x00000000
  28 #define NV_PA_ARM_PERIPHBASE    0x50040000
  29 #define NV_PA_PG_UP_BASE        0x60000000
  30 #define NV_PA_TMRUS_BASE        0x60005010
  31 #define NV_PA_CLK_RST_BASE      0x60006000
  32 #define NV_PA_FLOW_BASE         0x60007000
  33 #define NV_PA_GPIO_BASE         0x6000D000
  34 #define NV_PA_EVP_BASE          0x6000F000
  35 #define NV_PA_APB_MISC_BASE     0x70000000
  36 #define NV_PA_APB_MISC_GP_BASE  (NV_PA_APB_MISC_BASE + 0x0800)
  37 #define NV_PA_APB_UARTA_BASE    (NV_PA_APB_MISC_BASE + 0x6000)
  38 #define NV_PA_APB_UARTB_BASE    (NV_PA_APB_MISC_BASE + 0x6040)
  39 #define NV_PA_APB_UARTC_BASE    (NV_PA_APB_MISC_BASE + 0x6200)
  40 #define NV_PA_APB_UARTD_BASE    (NV_PA_APB_MISC_BASE + 0x6300)
  41 #define NV_PA_APB_UARTE_BASE    (NV_PA_APB_MISC_BASE + 0x6400)
  42 #define NV_PA_NAND_BASE         (NV_PA_APB_MISC_BASE + 0x8000)
  43 #define NV_PA_SPI_BASE          (NV_PA_APB_MISC_BASE + 0xC380)
  44 #define NV_PA_PMC_BASE          (NV_PA_APB_MISC_BASE + 0xE400)
  45 #define NV_PA_FUSE_BASE         (NV_PA_APB_MISC_BASE + 0xF800)
  46 #define NV_PA_CSITE_BASE        0x70040000
  47 #define TEGRA_USB1_BASE         0xC5000000
  48 #define TEGRA_USB3_BASE         0xC5008000
  49 #define TEGRA_USB_ADDR_MASK     0xFFFFC000
  50
  51 #define NV_PA_SDRC_CS0          NV_PA_SDRAM_BASE
  52 #define LOW_LEVEL_SRAM_STACK    0x4000FFFC
  53 #define EARLY_AVP_STACK         (NV_PA_SDRAM_BASE + 0x20000)
  54 #define EARLY_CPU_STACK         (EARLY_AVP_STACK - 4096)
  55 #define PG_UP_TAG_AVP           0xAAAAAAAA
  56
  57 #ifndef __ASSEMBLY__
  58 struct timerus {
  59         unsigned int cntr_1us;
  60 };
  61
  62 /* Address at which WB code runs, it must not overlap Bootrom's IRAM usage */
  63 #define AP20_WB_RUN_ADDRESS     0x40020000
  64
  65 #define NVBOOTINFOTABLE_BCTSIZE 0x38    /* BCT size in BIT in IRAM */
  66 #define NVBOOTINFOTABLE_BCTPTR  0x3C    /* BCT pointer in BIT in IRAM */
  67 #define BCT_ODMDATA_OFFSET      4068    /* 12 bytes from end of BCT */
  68
  69 /* These are the available SKUs (product types) for Tegra */
  70 enum {
  71         SKU_ID_T20              = 0x8,
  72         SKU_ID_T25SE            = 0x14,
  73         SKU_ID_AP25             = 0x17,
  74         SKU_ID_T25              = 0x18,
  75         SKU_ID_AP25E            = 0x1b,
  76         SKU_ID_T25E             = 0x1c,
  77 };
  78
  79 /* These are the SOC categories that affect clocking */
  80 enum {
  81         TEGRA_SOC_T20,
  82         TEGRA_SOC_T25,
  83
  84         TEGRA_SOC_COUNT,
  85         TEGRA_SOC_UNKNOWN       = -1,
  86 };
  87
  88 #else  /* __ASSEMBLY__ */
  89 #define PRM_RSTCTRL             NV_PA_PMC_BASE
  90 #endif
  91
  92 #endif  /* TEGRA20_H */