board/sc520_cdp/sc520_cdp.c

   1 /*
   2  * (C) Copyright 2002
   3  * Daniel Engström, Omicron Ceti AB <daniel@omicron.se>.
   4  *
   5  * See file CREDITS for list of people who contributed to this
   6  * project.
   7  *
   8  * This program is free software; you can redistribute it and/or
   9  * modify it under the terms of the GNU General Public License as
  10  * published by the Free Software Foundation; either version 2 of
  11  * the License, or (at your option) any later version.
  12  *
  13  * This program is distributed in the hope that it will be useful,
  14  * but WITHOUT ANY WARRANTY; without even the implied warranty of
  15  * MERCHANTABILITY or FITNESS FOR A PARTICULAR PURPOSE.  See the
  16  * GNU General Public License for more details.
  17  *
  18  * You should have received a copy of the GNU General Public License
  19  * along with this program; if not, write to the Free Software
  20  * Foundation, Inc., 59 Temple Place, Suite 330, Boston,
  21  * MA 02111-1307 USA
  22  */
  23
  24 #include <common.h>
  25 #include <pci.h>
  26 #include <asm/io.h>
  27 #include <asm/ic/sc520.h>
  28 #include <asm/ic/ali512x.h>
  29
  30 /* ------------------------------------------------------------------------- */
  31
  32 static void irq_init(void)
  33 {
  34
  35         /* disable global interrupt mode */
  36         write_mmcr_byte(SC520_PICICR, 0x40);
  37
  38         /* set irq0-7 to edge */
  39         write_mmcr_byte(SC520_MPICMODE, 0x00);
  40
  41         /* set irq9-12 to level, all the other (8, 13-15) are edge */
  42         write_mmcr_byte(SC520_SL1PICMODE, 0x1e);
  43
  44         /* set irq16-24 (unused slave pic2) to level */
  45         write_mmcr_byte(SC520_SL2PICMODE, 0xff);
  46
  47         /* active low polarity on PIC interrupt pins,
  48            active high polarity on all other irq pins */
  49         write_mmcr_word(SC520_INTPINPOL, 0);
  50
  51         /* set irq number mapping */
  52         write_mmcr_byte(SC520_GPTMR0MAP,0);            /* disable GP timer 0 INT */
  53         write_mmcr_byte(SC520_GPTMR1MAP,0);            /* disable GP timer 1 INT */
  54         write_mmcr_byte(SC520_GPTMR2MAP,0);            /* disable GP timer 2 INT */
  55         write_mmcr_byte(SC520_PIT0MAP,0x1);            /* Set PIT timer 0 INT to IRQ0 */
  56         write_mmcr_byte(SC520_PIT1MAP,0);              /* diable PIT timer 1 INT */
  57         write_mmcr_byte(SC520_PIT2MAP,0);              /* diable PIT timer 2 INT */
  58         write_mmcr_byte(SC520_PCIINTAMAP,0x4);         /* Set PCI INT A to IRQ9 */
  59         write_mmcr_byte(SC520_PCIINTBMAP,0x5);         /* Set PCI INT B to IRQ10 */
  60         write_mmcr_byte(SC520_PCIINTCMAP,0x6);         /* Set PCI INT C to IRQ11 */
  61         write_mmcr_byte(SC520_PCIINTDMAP,0x7);         /* Set PCI INT D to IRQ12 */
  62         write_mmcr_byte(SC520_DMABCINTMAP,0);          /* disable DMA INT */
  63         write_mmcr_byte(SC520_SSIMAP,0);               /* disable Synchronius serial INT */
  64         write_mmcr_byte(SC520_WDTMAP,0);               /* disable Watchdor INT */
  65         write_mmcr_byte(SC520_RTCMAP,0x3);             /* Set RTC int to 8 */
  66         write_mmcr_byte(SC520_WPVMAP,0);               /* disable write protect INT */
  67         write_mmcr_byte(SC520_ICEMAP,0x2);             /* Set ICE Debug Serielport INT to IRQ1 */
  68         write_mmcr_byte(SC520_FERRMAP,0x8);            /* Set FP error INT to IRQ13 */
  69         write_mmcr_byte(SC520_GP0IMAP,6);              /* Set GPIRQ0 (ISA IRQ2) to IRQ9 */
  70         write_mmcr_byte(SC520_GP1IMAP,2);              /* Set GPIRQ1 (SIO IRQ1) to IRQ1 */
  71         write_mmcr_byte(SC520_GP2IMAP,7);              /* Set GPIRQ2 (ISA IRQ12) to IRQ12 */
  72
  73         if (CFG_USE_SIO_UART) {
  74                 write_mmcr_byte(SC520_UART1MAP,0);     /* disable internal UART1 INT */
  75                 write_mmcr_byte(SC520_UART2MAP,0);     /* disable internal UART2 INT */
  76                 write_mmcr_byte(SC520_GP3IMAP,11);     /* Set GPIRQ3 (ISA IRQ3) to IRQ3 */
  77                 write_mmcr_byte(SC520_GP4IMAP,12);     /* Set GPIRQ4 (ISA IRQ4) to IRQ4 */
  78         } else {
  79                 write_mmcr_byte(SC520_UART1MAP,12);    /* Set internal UART2 INT to IRQ4 */
  80                 write_mmcr_byte(SC520_UART2MAP,11);    /* Set internal UART2 INT to IRQ3 */
  81                 write_mmcr_byte(SC520_GP3IMAP,0);      /* disable GPIRQ3 (ISA IRQ3) */
  82                 write_mmcr_byte(SC520_GP4IMAP,0);      /* disable GPIRQ4 (ISA IRQ4) */
  83         }
  84
  85         write_mmcr_byte(SC520_GP5IMAP,13);             /* Set GPIRQ5 (ISA IRQ5) to IRQ5 */
  86         write_mmcr_byte(SC520_GP6IMAP,21);             /* Set GPIRQ6 (ISA IRQ6) to IRQ6 */
  87         write_mmcr_byte(SC520_GP7IMAP,22);             /* Set GPIRQ7 (ISA IRQ7) to IRQ7 */
  88         write_mmcr_byte(SC520_GP8IMAP,3);              /* Set GPIRQ8 (SIO IRQ8) to IRQ8 */
  89         write_mmcr_byte(SC520_GP9IMAP,4);              /* Set GPIRQ9 (ISA IRQ9) to IRQ9 */
  90         write_mmcr_byte(SC520_GP10IMAP,9);             /* Set GPIRQ10 (ISA IRQ10) to IRQ10 */
  91         write_mmcr_word(SC520_PCIHOSTMAP,0x11f);       /* Map PCI hostbridge INT to NMI */
  92         write_mmcr_word(SC520_ECCMAP,0x100);           /* Map SDRAM ECC failure INT to NMI */
  93
  94 }
  95
  96 /* PCI stuff */
  97 static void pci_sc520_cdp_fixup_irq(struct pci_controller *hose, pci_dev_t dev)
  98 {
  99         char pin;
 100         int irq;
 101
 102
 103         pci_hose_read_config_byte(hose, dev, PCI_INTERRUPT_PIN, &pin);
 104         irq = pin-1;
 105
 106         switch (PCI_DEV(dev)) {
 107         case 20:
 108                 break;
 109         case 19:
 110                 irq+=1;
 111                 break;
 112         case 18:
 113                 irq+=2;
 114                 break;
 115         case 17:
 116                 irq+=3;
 117                 break;
 118         default:
 119                 return;
 120         }
 121
 122         irq&=3; /* wrap around */
 123         irq+=9; /* lowest IRQ is 9 */
 124
 125         pci_hose_write_config_byte(hose, dev, PCI_INTERRUPT_LINE, irq);
 126 #if 0
 127         printf("fixup_irq: device %d pin %c irq %d\n",
 128                PCI_DEV(dev), 'A' + pin -1, irq);
 129 #endif
 130 }
 131
 132 static struct pci_controller sc520_cdp_hose = {
 133         fixup_irq: pci_sc520_cdp_fixup_irq,
 134 };
 135
 136 void pci_init_board(void)
 137 {
 138         pci_sc520_init(&sc520_cdp_hose);
 139 }
 140
 141
 142 static void silence_uart(int port)
 143 {
 144         outb(0, port+1);
 145 }
 146
 147 void setup_ali_sio(int uart_primary)
 148 {
 149         ali512x_init();
 150
 151         ali512x_set_fdc(ALI_ENABLED, 0x3f2, 6, 0);
 152         ali512x_set_pp(ALI_ENABLED, 0x278, 7, 3);
 153         ali512x_set_uart(ALI_ENABLED, ALI_UART1, uart_primary?0x3f8:0x3e8, 4);
 154         ali512x_set_uart(ALI_ENABLED, ALI_UART2, uart_primary?0x2f8:0x2e8, 3);
 155         ali512x_set_rtc(ALI_DISABLED, 0, 0);
 156         ali512x_set_kbc(ALI_ENABLED, 1, 12);
 157         ali512x_set_cio(ALI_ENABLED);
 158
 159         /* IrDa pins */
 160         ali512x_cio_function(12, 1, 0, 0);
 161         ali512x_cio_function(13, 1, 0, 0);
 162
 163         /* SSI chip select pins */
 164         ali512x_cio_function(14, 0, 0, 0);  /* SSI_CS */
 165         ali512x_cio_function(15, 0, 0, 0);  /* SSI_MV */
 166         ali512x_cio_function(16, 0, 1, 0);  /* SSI_SPI# (inverted) */
 167
 168         /* Board REV pins */
 169         ali512x_cio_function(20, 0, 0, 1);
 170         ali512x_cio_function(21, 0, 0, 1);
 171         ali512x_cio_function(22, 0, 0, 1);
 172         ali512x_cio_function(23, 0, 0, 1);
 173 }
 174
 175
 176 /* set up the ISA bus timing and system address mappings */
 177 static void bus_init(void)
 178 {
 179
 180         /* set up the GP IO pins */
 181         write_mmcr_word(SC520_PIOPFS31_16, 0xf7ff);     /* set the GPIO pin function 31-16 reg */
 182         write_mmcr_word(SC520_PIOPFS15_0, 0xffff);      /* set the GPIO pin function 15-0 reg */
 183         write_mmcr_byte(SC520_CSPFS, 0xf8);             /* set the CS pin function  reg */
 184         write_mmcr_byte(SC520_CLKSEL, 0x70);
 185
 186
 187         write_mmcr_byte(SC520_GPCSRT, 1);   /* set the GP CS offset */
 188         write_mmcr_byte(SC520_GPCSPW, 3);   /* set the GP CS pulse width */
 189         write_mmcr_byte(SC520_GPCSOFF, 1);  /* set the GP CS offset */
 190         write_mmcr_byte(SC520_GPRDW, 3);    /* set the RD pulse width */
 191         write_mmcr_byte(SC520_GPRDOFF, 1);  /* set the GP RD offset */
 192         write_mmcr_byte(SC520_GPWRW, 3);    /* set the GP WR pulse width */
 193         write_mmcr_byte(SC520_GPWROFF, 1);  /* set the GP WR offset */
 194
 195         write_mmcr_word(SC520_BOOTCSCTL, 0x1823);               /* set up timing of BOOTCS */
 196         write_mmcr_word(SC520_ROMCS1CTL, 0x1823);               /* set up timing of ROMCS1 */
 197         write_mmcr_word(SC520_ROMCS2CTL, 0x1823);               /* set up timing of ROMCS2 */
 198
 199         /* adjust the memory map:
 200          * by default the first 256MB (0x00000000 - 0x0fffffff) is mapped to SDRAM
 201          * and 256MB to 1G-128k  (0x1000000 - 0x37ffffff) is mapped to PCI mmio
 202          * we need to map 1G-128k - 1G (0x38000000 - 0x3fffffff) to CS1 */
 203
 204
 205         /* SRAM = GPCS3 128k @ d0000-effff*/
 206         write_mmcr_long(SC520_PAR2,  0x4e00400d);
 207
 208         /* IDE0 = GPCS6 1f0-1f7 */
 209         write_mmcr_long(SC520_PAR3,  0x380801f0);
 210
 211         /* IDE1 = GPCS7 3f6 */
 212         write_mmcr_long(SC520_PAR4,  0x3c0003f6);
 213         /* bootcs */
 214         write_mmcr_long(SC520_PAR12, 0x8bffe800);
 215         /* romcs2 */
 216         write_mmcr_long(SC520_PAR13, 0xcbfff000);
 217         /* romcs1 */
 218         write_mmcr_long(SC520_PAR14, 0xabfff800);
 219         /* 680 LEDS */
 220         write_mmcr_long(SC520_PAR15, 0x30000640);
 221
 222         asm ("wbinvd\n"); /* Flush cache, req. after setting the unchached attribute ona PAR */
 223
 224         if (CFG_USE_SIO_UART) {
 225                 write_mmcr_byte(SC520_ADDDECCTL, read_mmcr_byte(SC520_ADDDECCTL) | UART2_DIS|UART1_DIS);
 226                 setup_ali_sio(1);
 227         } else {
 228                 write_mmcr_byte(SC520_ADDDECCTL, read_mmcr_byte(SC520_ADDDECCTL) & ~(UART2_DIS|UART1_DIS));
 229                 setup_ali_sio(0);
 230                 silence_uart(0x3e8);
 231                 silence_uart(0x2e8);
 232         }
 233
 234 }
 235
 236
 237
 238 /*
 239  * Miscelaneous platform dependent initialisations
 240  */
 241
 242 int board_init(void)
 243 {
 244         DECLARE_GLOBAL_DATA_PTR;
 245
 246         init_sc520();
 247         bus_init();
 248         irq_init();
 249
 250         /* max drive current on SDRAM */
 251         write_mmcr_word(SC520_DSCTL, 0x0100);
 252
 253         /* enter debug mode after next reset (only if jumper is also set) */
 254         write_mmcr_byte(SC520_RESCFG, 0x08);
 255
 256         /* configure the software timer to 33.333MHz */
 257         write_mmcr_byte(SC520_SWTMRCFG, 0);
 258         gd->bus_clk = 33333000;
 259
 260         return 0;
 261 }
 262
 263 int dram_init(void)
 264 {
 265         init_sc520_dram();
 266         return 0;
 267 }
 268
 269 void show_boot_progress(int val)
 270 {
 271         outb(val&0xff, 0x80);
 272         outb((val&0xff00)>>8, 0x680);
 273 }
 274
 275
 276 int last_stage_init(void)
 277 {
 278         int minor;
 279         int major;
 280
 281         major = minor = 0;
 282         major |= ali512x_cio_in(23)?2:0;
 283         major |= ali512x_cio_in(22)?1:0;
 284         minor |= ali512x_cio_in(21)?2:0;
 285         minor |= ali512x_cio_in(20)?1:0;
 286
 287         printf("AMD SC520 CDP revision %d.%d\n", major, minor);
 288
 289         return 0;
 290 }