board/tqc/tqm85xx/tqm85xx.c

   1 /*
   2  * (C) Copyright 2005
   3  * Stefan Roese, DENX Software Engineering, sr@denx.de.
   4  *
   5  * Copyright 2004 Freescale Semiconductor.
   6  * (C) Copyright 2002,2003, Motorola Inc.
   7  * Xianghua Xiao, (X.Xiao@motorola.com)
   8  *
   9  * (C) Copyright 2002 Scott McNutt <smcnutt@artesyncp.com>
  10  *
  11  * See file CREDITS for list of people who contributed to this
  12  * project.
  13  *
  14  * This program is free software; you can redistribute it and/or
  15  * modify it under the terms of the GNU General Public License as
  16  * published by the Free Software Foundation; either version 2 of
  17  * the License, or (at your option) any later version.
  18  *
  19  * This program is distributed in the hope that it will be useful,
  20  * but WITHOUT ANY WARRANTY; without even the implied warranty of
  21  * MERCHANTABILITY or FITNESS FOR A PARTICULAR PURPOSE.         See the
  22  * GNU General Public License for more details.
  23  *
  24  * You should have received a copy of the GNU General Public License
  25  * along with this program; if not, write to the Free Software
  26  * Foundation, Inc., 59 Temple Place, Suite 330, Boston,
  27  * MA 02111-1307 USA
  28  */
  29
  30 #include <common.h>
  31 #include <pci.h>
  32 #include <asm/processor.h>
  33 #include <asm/immap_85xx.h>
  34 #include <asm/io.h>
  35 #include <ioports.h>
  36 #include <flash.h>
  37
  38 DECLARE_GLOBAL_DATA_PTR;
  39
  40 extern flash_info_t flash_info[];       /* FLASH chips info */
  41
  42 void local_bus_init (void);
  43 ulong flash_get_size (ulong base, int banknum);
  44
  45 #ifdef CONFIG_PS2MULT
  46 void ps2mult_early_init (void);
  47 #endif
  48
  49 #ifdef CONFIG_CPM2
  50 /*
  51  * I/O Port configuration table
  52  *
  53  * if conf is 1, then that port pin will be configured at boot time
  54  * according to the five values podr/pdir/ppar/psor/pdat for that entry
  55  */
  56
  57 const iop_conf_t iop_conf_tab[4][32] = {
  58
  59         /* Port A: conf, ppar, psor, pdir, podr, pdat */
  60         {
  61          {1, 1, 1, 0, 0, 0},    /* PA31: FCC1 MII COL */
  62          {1, 1, 1, 0, 0, 0},    /* PA30: FCC1 MII CRS */
  63          {1, 1, 1, 1, 0, 0},    /* PA29: FCC1 MII TX_ER */
  64          {1, 1, 1, 1, 0, 0},    /* PA28: FCC1 MII TX_EN */
  65          {1, 1, 1, 0, 0, 0},    /* PA27: FCC1 MII RX_DV */
  66          {1, 1, 1, 0, 0, 0},    /* PA26: FCC1 MII RX_ER */
  67          {0, 1, 0, 1, 0, 0},    /* PA25: FCC1 ATMTXD[0] */
  68          {0, 1, 0, 1, 0, 0},    /* PA24: FCC1 ATMTXD[1] */
  69          {0, 1, 0, 1, 0, 0},    /* PA23: FCC1 ATMTXD[2] */
  70          {0, 1, 0, 1, 0, 0},    /* PA22: FCC1 ATMTXD[3] */
  71          {1, 1, 0, 1, 0, 0},    /* PA21: FCC1 MII TxD[3] */
  72          {1, 1, 0, 1, 0, 0},    /* PA20: FCC1 MII TxD[2] */
  73          {1, 1, 0, 1, 0, 0},    /* PA19: FCC1 MII TxD[1] */
  74          {1, 1, 0, 1, 0, 0},    /* PA18: FCC1 MII TxD[0] */
  75          {1, 1, 0, 0, 0, 0},    /* PA17: FCC1 MII RxD[0] */
  76          {1, 1, 0, 0, 0, 0},    /* PA16: FCC1 MII RxD[1] */
  77          {1, 1, 0, 0, 0, 0},    /* PA15: FCC1 MII RxD[2] */
  78          {1, 1, 0, 0, 0, 0},    /* PA14: FCC1 MII RxD[3] */
  79          {0, 1, 0, 0, 0, 0},    /* PA13: FCC1 ATMRXD[3] */
  80          {0, 1, 0, 0, 0, 0},    /* PA12: FCC1 ATMRXD[2] */
  81          {0, 1, 0, 0, 0, 0},    /* PA11: FCC1 ATMRXD[1] */
  82          {0, 1, 0, 0, 0, 0},    /* PA10: FCC1 ATMRXD[0] */
  83          {0, 1, 1, 1, 0, 0},    /* PA9 : FCC1 L1TXD */
  84          {0, 1, 1, 0, 0, 0},    /* PA8 : FCC1 L1RXD */
  85          {0, 0, 0, 1, 0, 0},    /* PA7 : PA7 */
  86          {0, 1, 1, 1, 0, 0},    /* PA6 : TDM A1 L1RSYNC */
  87          {0, 0, 0, 1, 0, 0},    /* PA5 : PA5 */
  88          {0, 0, 0, 1, 0, 0},    /* PA4 : PA4 */
  89          {0, 0, 0, 1, 0, 0},    /* PA3 : PA3 */
  90          {0, 0, 0, 1, 0, 0},    /* PA2 : PA2 */
  91          {0, 0, 0, 0, 0, 0},    /* PA1 : FREERUN */
  92          {0, 0, 0, 1, 0, 0}     /* PA0 : PA0 */
  93          },
  94
  95         /* Port B: conf, ppar, psor, pdir, podr, pdat */
  96         {
  97          {1, 1, 0, 1, 0, 0},    /* PB31: FCC2 MII TX_ER */
  98          {1, 1, 0, 0, 0, 0},    /* PB30: FCC2 MII RX_DV */
  99          {1, 1, 1, 1, 0, 0},    /* PB29: FCC2 MII TX_EN */
 100          {1, 1, 0, 0, 0, 0},    /* PB28: FCC2 MII RX_ER */
 101          {1, 1, 0, 0, 0, 0},    /* PB27: FCC2 MII COL */
 102          {1, 1, 0, 0, 0, 0},    /* PB26: FCC2 MII CRS */
 103          {1, 1, 0, 1, 0, 0},    /* PB25: FCC2 MII TxD[3] */
 104          {1, 1, 0, 1, 0, 0},    /* PB24: FCC2 MII TxD[2] */
 105          {1, 1, 0, 1, 0, 0},    /* PB23: FCC2 MII TxD[1] */
 106          {1, 1, 0, 1, 0, 0},    /* PB22: FCC2 MII TxD[0] */
 107          {1, 1, 0, 0, 0, 0},    /* PB21: FCC2 MII RxD[0] */
 108          {1, 1, 0, 0, 0, 0},    /* PB20: FCC2 MII RxD[1] */
 109          {1, 1, 0, 0, 0, 0},    /* PB19: FCC2 MII RxD[2] */
 110          {1, 1, 0, 0, 0, 0},    /* PB18: FCC2 MII RxD[3] */
 111          {1, 1, 0, 0, 0, 0},    /* PB17: FCC3:RX_DIV */
 112          {1, 1, 0, 0, 0, 0},    /* PB16: FCC3:RX_ERR */
 113          {1, 1, 0, 1, 0, 0},    /* PB15: FCC3:TX_ERR */
 114          {1, 1, 0, 1, 0, 0},    /* PB14: FCC3:TX_EN */
 115          {1, 1, 0, 0, 0, 0},    /* PB13: FCC3:COL */
 116          {1, 1, 0, 0, 0, 0},    /* PB12: FCC3:CRS */
 117          {1, 1, 0, 0, 0, 0},    /* PB11: FCC3:RXD */
 118          {1, 1, 0, 0, 0, 0},    /* PB10: FCC3:RXD */
 119          {1, 1, 0, 0, 0, 0},    /* PB9 : FCC3:RXD */
 120          {1, 1, 0, 0, 0, 0},    /* PB8 : FCC3:RXD */
 121          {1, 1, 0, 1, 0, 0},    /* PB7 : FCC3:TXD */
 122          {1, 1, 0, 1, 0, 0},    /* PB6 : FCC3:TXD */
 123          {1, 1, 0, 1, 0, 0},    /* PB5 : FCC3:TXD */
 124          {1, 1, 0, 1, 0, 0},    /* PB4 : FCC3:TXD */
 125          {0, 0, 0, 0, 0, 0},    /* PB3 : pin doesn't exist */
 126          {0, 0, 0, 0, 0, 0},    /* PB2 : pin doesn't exist */
 127          {0, 0, 0, 0, 0, 0},    /* PB1 : pin doesn't exist */
 128          {0, 0, 0, 0, 0, 0}     /* PB0 : pin doesn't exist */
 129          },
 130
 131         /* Port C: conf, ppar, psor, pdir, podr, pdat */
 132         {
 133          {0, 0, 0, 1, 0, 0},    /* PC31: PC31 */
 134          {0, 0, 0, 1, 0, 0},    /* PC30: PC30 */
 135          {0, 1, 1, 0, 0, 0},    /* PC29: SCC1 EN *CLSN */
 136          {0, 0, 0, 1, 0, 0},    /* PC28: PC28 */
 137          {0, 0, 0, 1, 0, 0},    /* PC27: UART Clock in */
 138          {0, 0, 0, 1, 0, 0},    /* PC26: PC26 */
 139          {0, 0, 0, 1, 0, 0},    /* PC25: PC25 */
 140          {0, 0, 0, 1, 0, 0},    /* PC24: PC24 */
 141          {0, 1, 0, 1, 0, 0},    /* PC23: ATMTFCLK */
 142          {0, 1, 0, 0, 0, 0},    /* PC22: ATMRFCLK */
 143          {1, 1, 0, 0, 0, 0},    /* PC21: SCC1 EN RXCLK */
 144          {1, 1, 0, 0, 0, 0},    /* PC20: SCC1 EN TXCLK */
 145          {1, 1, 0, 0, 0, 0},    /* PC19: FCC2 MII RX_CLK CLK13 */
 146          {1, 1, 0, 0, 0, 0},    /* PC18: FCC Tx Clock (CLK14) */
 147          {1, 1, 0, 0, 0, 0},    /* PC17: PC17 */
 148          {1, 1, 0, 0, 0, 0},    /* PC16: FCC Tx Clock (CLK16) */
 149          {0, 1, 0, 0, 0, 0},    /* PC15: PC15 */
 150          {0, 1, 0, 0, 0, 0},    /* PC14: SCC1 EN *CD */
 151          {0, 1, 0, 0, 0, 0},    /* PC13: PC13 */
 152          {0, 1, 0, 1, 0, 0},    /* PC12: PC12 */
 153          {0, 0, 0, 1, 0, 0},    /* PC11: LXT971 transmit control */
 154          {0, 0, 0, 1, 0, 0},    /* PC10: FETHMDC */
 155          {0, 0, 0, 0, 0, 0},    /* PC9 : FETHMDIO */
 156          {0, 0, 0, 1, 0, 0},    /* PC8 : PC8 */
 157          {0, 0, 0, 1, 0, 0},    /* PC7 : PC7 */
 158          {0, 0, 0, 1, 0, 0},    /* PC6 : PC6 */
 159          {0, 0, 0, 1, 0, 0},    /* PC5 : PC5 */
 160          {0, 0, 0, 1, 0, 0},    /* PC4 : PC4 */
 161          {0, 0, 0, 1, 0, 0},    /* PC3 : PC3 */
 162          {0, 0, 0, 1, 0, 1},    /* PC2 : ENET FDE */
 163          {0, 0, 0, 1, 0, 0},    /* PC1 : ENET DSQE */
 164          {0, 0, 0, 1, 0, 0},    /* PC0 : ENET LBK */
 165          },
 166
 167         /* Port D: conf, ppar, psor, pdir, podr, pdat */
 168         {
 169 #ifdef CONFIG_TQM8560
 170          {1, 1, 0, 0, 0, 0},    /* PD31: SCC1 EN RxD */
 171          {1, 1, 1, 1, 0, 0},    /* PD30: SCC1 EN TxD */
 172          {1, 1, 0, 1, 0, 0},    /* PD29: SCC1 EN TENA */
 173 #else /* !CONFIG_TQM8560 */
 174          {0, 0, 0, 0, 0, 0},    /* PD31: PD31 */
 175          {0, 0, 0, 0, 0, 0},    /* PD30: PD30 */
 176          {0, 0, 0, 0, 0, 0},    /* PD29: PD29 */
 177 #endif /* CONFIG_TQM8560 */
 178          {1, 1, 0, 0, 0, 0},    /* PD28: PD28 */
 179          {1, 1, 0, 1, 0, 0},    /* PD27: PD27 */
 180          {1, 1, 0, 1, 0, 0},    /* PD26: PD26 */
 181          {0, 0, 0, 1, 0, 0},    /* PD25: PD25 */
 182          {0, 0, 0, 1, 0, 0},    /* PD24: PD24 */
 183          {0, 0, 0, 1, 0, 0},    /* PD23: PD23 */
 184          {0, 0, 0, 1, 0, 0},    /* PD22: PD22 */
 185          {0, 0, 0, 1, 0, 0},    /* PD21: PD21 */
 186          {0, 0, 0, 1, 0, 0},    /* PD20: PD20 */
 187          {0, 0, 0, 1, 0, 0},    /* PD19: PD19 */
 188          {0, 0, 0, 1, 0, 0},    /* PD18: PD18 */
 189          {0, 1, 0, 0, 0, 0},    /* PD17: FCC1 ATMRXPRTY */
 190          {0, 1, 0, 1, 0, 0},    /* PD16: FCC1 ATMTXPRTY */
 191          {0, 1, 1, 0, 1, 0},    /* PD15: I2C SDA */
 192          {0, 0, 0, 1, 0, 0},    /* PD14: LED */
 193          {0, 0, 0, 0, 0, 0},    /* PD13: PD13 */
 194          {0, 0, 0, 0, 0, 0},    /* PD12: PD12 */
 195          {0, 0, 0, 0, 0, 0},    /* PD11: PD11 */
 196          {0, 0, 0, 0, 0, 0},    /* PD10: PD10 */
 197          {0, 1, 0, 1, 0, 0},    /* PD9 : SMC1 TXD */
 198          {0, 1, 0, 0, 0, 0},    /* PD8 : SMC1 RXD */
 199          {0, 0, 0, 1, 0, 1},    /* PD7 : PD7 */
 200          {0, 0, 0, 1, 0, 1},    /* PD6 : PD6 */
 201          {0, 0, 0, 1, 0, 1},    /* PD5 : PD5 */
 202          {0, 0, 0, 1, 0, 1},    /* PD4 : PD4 */
 203          {0, 0, 0, 0, 0, 0},    /* PD3 : pin doesn't exist */
 204          {0, 0, 0, 0, 0, 0},    /* PD2 : pin doesn't exist */
 205          {0, 0, 0, 0, 0, 0},    /* PD1 : pin doesn't exist */
 206          {0, 0, 0, 0, 0, 0}     /* PD0 : pin doesn't exist */
 207          }
 208 };
 209 #endif /*  CONFIG_CPM2 */
 210
 211 #define CASL_STRING1    "casl=xx"
 212 #define CASL_STRING2    "casl="
 213
 214 static const int casl_table[] = { 20, 25, 30 };
 215 #define N_CASL (sizeof(casl_table) / sizeof(casl_table[0]))
 216
 217 int cas_latency (void)
 218 {
 219         char *s = getenv ("serial#");
 220         int casl;
 221         int val;
 222         int i;
 223
 224         casl = CONFIG_DDR_DEFAULT_CL;
 225
 226         if (s != NULL) {
 227                 if (strncmp(s + strlen (s) - strlen (CASL_STRING1),
 228                             CASL_STRING2, strlen (CASL_STRING2)) == 0) {
 229                         val = simple_strtoul (s + strlen (s) - 2, NULL, 10);
 230
 231                         for (i = 0; i < N_CASL; ++i) {
 232                                 if (val == casl_table[i]) {
 233                                         return val;
 234                                 }
 235                         }
 236                 }
 237         }
 238
 239         return casl;
 240 }
 241
 242 int checkboard (void)
 243 {
 244         char *s = getenv ("serial#");
 245
 246         printf ("Board: %s", CONFIG_BOARDNAME);
 247         if (s != NULL) {
 248                 puts (", serial# ");
 249                 puts (s);
 250         }
 251         putc ('\n');
 252
 253 #ifdef CONFIG_PCI
 254         printf ("PCI1:  32 bit, %d MHz (compiled)\n",
 255                 CONFIG_SYS_CLK_FREQ / 1000000);
 256 #else
 257         printf ("PCI1:  disabled\n");
 258 #endif
 259
 260         /*
 261          * Initialize local bus.
 262          */
 263         local_bus_init ();
 264
 265         return 0;
 266 }
 267
 268 int misc_init_r (void)
 269 {
 270         volatile ccsr_lbc_t *memctl = (void *)(CFG_MPC85xx_LBC_ADDR);
 271
 272         /*
 273          * Adjust flash start and offset to detected values
 274          */
 275         gd->bd->bi_flashstart = 0 - gd->bd->bi_flashsize;
 276         gd->bd->bi_flashoffset = 0;
 277
 278         /*
 279          * Recalculate CS configuration if second FLASH bank is available
 280          */
 281         if (flash_info[0].size > 0) {
 282                 memctl->or1 = ((-flash_info[0].size) & 0xffff8000) |
 283                         (CFG_OR1_PRELIM & 0x00007fff);
 284                 memctl->br1 = gd->bd->bi_flashstart |
 285                         (CFG_BR1_PRELIM & 0x00007fff);
 286                 /*
 287                  * Re-check to get correct base address for bank 1
 288                  */
 289                 flash_get_size (gd->bd->bi_flashstart, 0);
 290         } else {
 291                 memctl->or1 = 0;
 292                 memctl->br1 = 0;
 293         }
 294
 295         /*
 296          *  If bank 1 is equipped, bank 0 is mapped after bank 1
 297          */
 298         memctl->or0 = ((-flash_info[1].size) & 0xffff8000) |
 299                 (CFG_OR0_PRELIM & 0x00007fff);
 300         memctl->br0 = (gd->bd->bi_flashstart + flash_info[0].size) |
 301                 (CFG_BR0_PRELIM & 0x00007fff);
 302         /*
 303          * Re-check to get correct base address for bank 0
 304          */
 305         flash_get_size (gd->bd->bi_flashstart + flash_info[0].size, 1);
 306
 307         /*
 308          * Re-do flash protection upon new addresses
 309          */
 310         flash_protect (FLAG_PROTECT_CLEAR,
 311                        gd->bd->bi_flashstart, 0xffffffff,
 312                        &flash_info[CFG_MAX_FLASH_BANKS - 1]);
 313
 314         /* Monitor protection ON by default */
 315         flash_protect (FLAG_PROTECT_SET,
 316                        CFG_MONITOR_BASE,
 317                        CFG_MONITOR_BASE + monitor_flash_len - 1,
 318                        &flash_info[CFG_MAX_FLASH_BANKS - 1]);
 319
 320         /* Environment protection ON by default */
 321         flash_protect (FLAG_PROTECT_SET,
 322                        CFG_ENV_ADDR,
 323                        CFG_ENV_ADDR + CFG_ENV_SECT_SIZE - 1,
 324                        &flash_info[CFG_MAX_FLASH_BANKS - 1]);
 325
 326 #ifdef CFG_ENV_ADDR_REDUND
 327         /* Redundant environment protection ON by default */
 328         flash_protect (FLAG_PROTECT_SET,
 329                        CFG_ENV_ADDR_REDUND,
 330                        CFG_ENV_ADDR_REDUND + CFG_ENV_SIZE_REDUND - 1,
 331                        &flash_info[CFG_MAX_FLASH_BANKS - 1]);
 332 #endif
 333
 334         return 0;
 335 }
 336
 337 #ifdef CONFIG_CAN_DRIVER
 338 /*
 339  * Initialize UPMC RAM
 340  */
 341 static void upmc_write (u_char addr, uint val)
 342 {
 343         volatile ccsr_lbc_t *lbc = (void *)(CFG_MPC85xx_LBC_ADDR);
 344
 345         out_be32 (&lbc->mdr, val);
 346
 347         clrsetbits_be32(&lbc->mcmr, MxMR_MAD_MSK,
 348                         MxMR_OP_WARR | (addr & MxMR_MAD_MSK));
 349
 350         /* dummy access to perform write */
 351         out_8 ((void __iomem *)CFG_CAN_BASE, 0);
 352
 353         /* normal operation */
 354         clrbits_be32(&lbc->mcmr, MxMR_OP_WARR);
 355 }
 356 #endif /* CONFIG_CAN_DRIVER */
 357
 358 /*
 359  * Initialize Local Bus
 360  */
 361 void local_bus_init (void)
 362 {
 363         volatile ccsr_gur_t *gur = (void *)(CFG_MPC85xx_GUTS_ADDR);
 364         volatile ccsr_lbc_t *lbc = (void *)(CFG_MPC85xx_LBC_ADDR);
 365
 366         uint clkdiv;
 367         uint lbc_hz;
 368         sys_info_t sysinfo;
 369
 370         /*
 371          * Errata LBC11.
 372          * Fix Local Bus clock glitch when DLL is enabled.
 373          *
 374          * If localbus freq is < 66Mhz, DLL bypass mode must be used.
 375          * If localbus freq is > 133Mhz, DLL can be safely enabled.
 376          * Between 66 and 133, the DLL is enabled with an override workaround.
 377          */
 378
 379         get_sys_info (&sysinfo);
 380         clkdiv = lbc->lcrr & 0x0f;
 381         lbc_hz = sysinfo.freqSystemBus / 1000000 / clkdiv;
 382
 383         if (lbc_hz < 66) {
 384                 lbc->lcrr = CFG_LBC_LCRR | 0x80000000;  /* DLL Bypass */
 385                 lbc->ltedr = 0xa4c80000;        /* DK: !!! */
 386
 387         } else if (lbc_hz >= 133) {
 388                 lbc->lcrr = CFG_LBC_LCRR & (~0x80000000);       /* DLL Enabled */
 389
 390         } else {
 391                 /*
 392                  * On REV1 boards, need to change CLKDIV before enable DLL.
 393                  * Default CLKDIV is 8, change it to 4 temporarily.
 394                  */
 395                 uint pvr = get_pvr ();
 396                 uint temp_lbcdll = 0;
 397
 398                 if (pvr == PVR_85xx_REV1) {
 399                         /* FIXME: Justify the high bit here. */
 400                         lbc->lcrr = 0x10000004;
 401                 }
 402
 403                 lbc->lcrr = CFG_LBC_LCRR & (~0x80000000);       /* DLL Enabled */
 404                 udelay (200);
 405
 406                 /*
 407                  * Sample LBC DLL ctrl reg, upshift it to set the
 408                  * override bits.
 409                  */
 410                 temp_lbcdll = gur->lbcdllcr;
 411                 gur->lbcdllcr = (((temp_lbcdll & 0xff) << 16) | 0x80000000);
 412                 asm ("sync;isync;msync");
 413         }
 414
 415 #ifdef  CONFIG_CAN_DRIVER
 416         /*
 417          * According to timing specifications EAD must be
 418          * set if Local Bus Clock is > 83 MHz.
 419          */
 420         if (lbc_hz > 83)
 421                 out_be32 (&lbc->or2, CFG_OR2_CAN | OR_UPM_EAD);
 422         else
 423                 out_be32 (&lbc->or2, CFG_OR2_CAN);
 424         out_be32 (&lbc->br2, CFG_BR2_CAN);
 425
 426         /* LGPL4 is UPWAIT */
 427         out_be32(&lbc->mcmr, MxMR_DSx_3_CYCL | MxMR_GPL_x4DIS | MxMR_WLFx_3X);
 428
 429         /* Initialize UPMC for CAN: single read */
 430         upmc_write (0x00, 0xFFFFED00);
 431         upmc_write (0x01, 0xCCFFCC00);
 432         upmc_write (0x02, 0x00FFCF00);
 433         upmc_write (0x03, 0x00FFCF00);
 434         upmc_write (0x04, 0x00FFDC00);
 435         upmc_write (0x05, 0x00FFCF00);
 436         upmc_write (0x06, 0x00FFED00);
 437         upmc_write (0x07, 0x3FFFCC07);
 438
 439         /* Initialize UPMC for CAN: single write */
 440         upmc_write (0x18, 0xFFFFED00);
 441         upmc_write (0x19, 0xCCFFEC00);
 442         upmc_write (0x1A, 0x00FFED80);
 443         upmc_write (0x1B, 0x00FFED80);
 444         upmc_write (0x1C, 0x00FFFC00);
 445         upmc_write (0x1D, 0x0FFFEC00);
 446         upmc_write (0x1E, 0x0FFFEF00);
 447         upmc_write (0x1F, 0x3FFFEC05);
 448 #endif /* CONFIG_CAN_DRIVER */
 449 }
 450
 451 #if defined(CONFIG_PCI)
 452 /*
 453  * Initialize PCI Devices, report devices found.
 454  */
 455
 456 #ifndef CONFIG_PCI_PNP
 457 static struct pci_config_table pci_mpc85xxads_config_table[] = {
 458         {PCI_ANY_ID, PCI_ANY_ID, PCI_ANY_ID, PCI_ANY_ID,
 459          PCI_IDSEL_NUMBER, PCI_ANY_ID,
 460          pci_cfgfunc_config_device, {PCI_ENET0_IOADDR,
 461                                      PCI_ENET0_MEMADDR,
 462                                      PCI_COMMAND_MEMORY | PCI_COMMAND_MASTER}},
 463         {}
 464 };
 465 #endif
 466
 467 static struct pci_controller hose = {
 468 #ifndef CONFIG_PCI_PNP
 469       config_table:pci_mpc85xxads_config_table,
 470 #endif
 471 };
 472
 473 #endif /* CONFIG_PCI */
 474
 475 void pci_init_board (void)
 476 {
 477 #ifdef CONFIG_PCI
 478         pci_mpc85xx_init (&hose);
 479 #endif /* CONFIG_PCI */
 480 }
 481
 482 #ifdef CONFIG_BOARD_EARLY_INIT_R
 483 int board_early_init_r (void)
 484 {
 485 #ifdef CONFIG_PS2MULT
 486         ps2mult_early_init ();
 487 #endif /* CONFIG_PS2MULT */
 488         return (0);
 489 }
 490 #endif /* CONFIG_BOARD_EARLY_INIT_R */