board/tqm8xx/tqm8xx.c

   1 /*
   2  * (C) Copyright 2000-2004
   3  * Wolfgang Denk, DENX Software Engineering, wd@denx.de.
   4  *
   5  * See file CREDITS for list of people who contributed to this
   6  * project.
   7  *
   8  * This program is free software; you can redistribute it and/or
   9  * modify it under the terms of the GNU General Public License as
  10  * published by the Free Software Foundation; either version 2 of
  11  * the License, or (at your option) any later version.
  12  *
  13  * This program is distributed in the hope that it will be useful,
  14  * but WITHOUT ANY WARRANTY; without even the implied warranty of
  15  * MERCHANTABILITY or FITNESS FOR A PARTICULAR PURPOSE.  See the
  16  * GNU General Public License for more details.
  17  *
  18  * You should have received a copy of the GNU General Public License
  19  * along with this program; if not, write to the Free Software
  20  * Foundation, Inc., 59 Temple Place, Suite 330, Boston,
  21  * MA 02111-1307 USA
  22  */
  23
  24 #if 0
  25 #define DEBUG
  26 #endif
  27
  28 #include <common.h>
  29 #include <mpc8xx.h>
  30 #ifdef CONFIG_PS2MULT
  31 #include <ps2mult.h>
  32 #endif
  33
  34 DECLARE_GLOBAL_DATA_PTR;
  35
  36 static long int dram_size (long int, long int *, long int);
  37
  38 #define _NOT_USED_      0xFFFFFFFF
  39
  40 const uint sdram_table[] =
  41 {
  42         /*
  43          * Single Read. (Offset 0 in UPMA RAM)
  44          */
  45         0x1F0DFC04, 0xEEAFBC04, 0x11AF7C04, 0xEFBAFC00,
  46         0x1FF5FC47, /* last */
  47         /*
  48          * SDRAM Initialization (offset 5 in UPMA RAM)
  49          *
  50          * This is no UPM entry point. The following definition uses
  51          * the remaining space to establish an initialization
  52          * sequence, which is executed by a RUN command.
  53          *
  54          */
  55                     0x1FF5FC34, 0xEFEABC34, 0x1FB57C35, /* last */
  56         /*
  57          * Burst Read. (Offset 8 in UPMA RAM)
  58          */
  59         0x1F0DFC04, 0xEEAFBC04, 0x10AF7C04, 0xF0AFFC00,
  60         0xF0AFFC00, 0xF1AFFC00, 0xEFBAFC00, 0x1FF5FC47, /* last */
  61         _NOT_USED_, _NOT_USED_, _NOT_USED_, _NOT_USED_,
  62         _NOT_USED_, _NOT_USED_, _NOT_USED_, _NOT_USED_,
  63         /*
  64          * Single Write. (Offset 18 in UPMA RAM)
  65          */
  66         0x1F0DFC04, 0xEEABBC00, 0x01B27C04, 0x1FF5FC47, /* last */
  67         _NOT_USED_, _NOT_USED_, _NOT_USED_, _NOT_USED_,
  68         /*
  69          * Burst Write. (Offset 20 in UPMA RAM)
  70          */
  71         0x1F0DFC04, 0xEEABBC00, 0x10A77C00, 0xF0AFFC00,
  72         0xF0AFFC00, 0xE1BAFC04, 0x1FF5FC47, /* last */
  73                                             _NOT_USED_,
  74         _NOT_USED_, _NOT_USED_, _NOT_USED_, _NOT_USED_,
  75         _NOT_USED_, _NOT_USED_, _NOT_USED_, _NOT_USED_,
  76         /*
  77          * Refresh  (Offset 30 in UPMA RAM)
  78          */
  79         0x1FFD7C84, 0xFFFFFC04, 0xFFFFFC04, 0xFFFFFC04,
  80         0xFFFFFC84, 0xFFFFFC07, /* last */
  81                                 _NOT_USED_, _NOT_USED_,
  82         _NOT_USED_, _NOT_USED_, _NOT_USED_, _NOT_USED_,
  83         /*
  84          * Exception. (Offset 3c in UPMA RAM)
  85          */
  86         0x7FFFFC07, /* last */
  87                     _NOT_USED_, _NOT_USED_, _NOT_USED_,
  88 };
  89
  90 /* ------------------------------------------------------------------------- */
  91
  92
  93 /*
  94  * Check Board Identity:
  95  *
  96  * Test TQ ID string (TQM8xx...)
  97  * If present, check for "L" type (no second DRAM bank),
  98  * otherwise "L" type is assumed as default.
  99  *
 100  * Set board_type to 'L' for "L" type, 'M' for "M" type, 0 else.
 101  */
 102
 103 int checkboard (void)
 104 {
 105         char *s = getenv ("serial#");
 106
 107         puts ("Board: ");
 108
 109         if (!s || strncmp (s, "TQM8", 4)) {
 110                 puts ("### No HW ID - assuming TQM8xxL\n");
 111                 return (0);
 112         }
 113
 114         if ((*(s + 6) == 'L')) {        /* a TQM8xxL type */
 115                 gd->board_type = 'L';
 116         }
 117
 118         if ((*(s + 6) == 'M')) {        /* a TQM8xxM type */
 119                 gd->board_type = 'M';
 120         }
 121
 122         for (; *s; ++s) {
 123                 if (*s == ' ')
 124                         break;
 125                 putc (*s);
 126         }
 127         putc ('\n');
 128
 129         return (0);
 130 }
 131
 132 /* ------------------------------------------------------------------------- */
 133
 134 long int initdram (int board_type)
 135 {
 136         volatile immap_t *immap = (immap_t *) CFG_IMMR;
 137         volatile memctl8xx_t *memctl = &immap->im_memctl;
 138         long int size8, size9, size10;
 139         long int size_b0 = 0;
 140         long int size_b1 = 0;
 141
 142         upmconfig (UPMA, (uint *) sdram_table,
 143                            sizeof (sdram_table) / sizeof (uint));
 144
 145         /*
 146          * Preliminary prescaler for refresh (depends on number of
 147          * banks): This value is selected for four cycles every 62.4 us
 148          * with two SDRAM banks or four cycles every 31.2 us with one
 149          * bank. It will be adjusted after memory sizing.
 150          */
 151         memctl->memc_mptpr = CFG_MPTPR_2BK_8K;
 152
 153         /*
 154          * The following value is used as an address (i.e. opcode) for
 155          * the LOAD MODE REGISTER COMMAND during SDRAM initialisation. If
 156          * the port size is 32bit the SDRAM does NOT "see" the lower two
 157          * address lines, i.e. mar=0x00000088 -> opcode=0x00000022 for
 158          * MICRON SDRAMs:
 159          * ->    0 00 010 0 010
 160          *       |  |   | |   +- Burst Length = 4
 161          *       |  |   | +----- Burst Type   = Sequential
 162          *       |  |   +------- CAS Latency  = 2
 163          *       |  +----------- Operating Mode = Standard
 164          *       +-------------- Write Burst Mode = Programmed Burst Length
 165          */
 166         memctl->memc_mar = 0x00000088;
 167
 168         /*
 169          * Map controller banks 2 and 3 to the SDRAM banks 2 and 3 at
 170          * preliminary addresses - these have to be modified after the
 171          * SDRAM size has been determined.
 172          */
 173         memctl->memc_or2 = CFG_OR2_PRELIM;
 174         memctl->memc_br2 = CFG_BR2_PRELIM;
 175
 176 #ifndef CONFIG_CAN_DRIVER
 177         if ((board_type != 'L') &&
 178             (board_type != 'M') ) {     /* "L" and "M" type boards have only one bank SDRAM */
 179                 memctl->memc_or3 = CFG_OR3_PRELIM;
 180                 memctl->memc_br3 = CFG_BR3_PRELIM;
 181         }
 182 #endif                                                  /* CONFIG_CAN_DRIVER */
 183
 184         memctl->memc_mamr = CFG_MAMR_8COL & (~(MAMR_PTAE));     /* no refresh yet */
 185
 186         udelay (200);
 187
 188         /* perform SDRAM initializsation sequence */
 189
 190         memctl->memc_mcr = 0x80004105;  /* SDRAM bank 0 */
 191         udelay (1);
 192         memctl->memc_mcr = 0x80004230;  /* SDRAM bank 0 - execute twice */
 193         udelay (1);
 194
 195 #ifndef CONFIG_CAN_DRIVER
 196         if ((board_type != 'L') &&
 197             (board_type != 'M') ) {     /* "L" and "M" type boards have only one bank SDRAM */
 198                 memctl->memc_mcr = 0x80006105;  /* SDRAM bank 1 */
 199                 udelay (1);
 200                 memctl->memc_mcr = 0x80006230;  /* SDRAM bank 1 - execute twice */
 201                 udelay (1);
 202         }
 203 #endif                                                  /* CONFIG_CAN_DRIVER */
 204
 205         memctl->memc_mamr |= MAMR_PTAE; /* enable refresh */
 206
 207         udelay (1000);
 208
 209         /*
 210          * Check Bank 0 Memory Size for re-configuration
 211          *
 212          * try 8 column mode
 213          */
 214         size8 = dram_size (CFG_MAMR_8COL, SDRAM_BASE2_PRELIM,
 215                                            SDRAM_MAX_SIZE);
 216         debug ("SDRAM Bank 0 in 8 column mode: %ld MB\n", size8 >> 20);
 217
 218         udelay (1000);
 219
 220         /*
 221          * try 9 column mode
 222          */
 223         size9 = dram_size (CFG_MAMR_9COL, SDRAM_BASE2_PRELIM,
 224                                            SDRAM_MAX_SIZE);
 225         debug ("SDRAM Bank 0 in 9 column mode: %ld MB\n", size9 >> 20);
 226
 227         udelay(1000);
 228
 229 #if defined(CFG_MAMR_10COL)
 230         /*
 231          * try 10 column mode
 232          */
 233         size10 = dram_size (CFG_MAMR_10COL, (ulong *) SDRAM_BASE2_PRELIM,
 234                                              SDRAM_MAX_SIZE);
 235         debug ("SDRAM Bank 0 in 10 column mode: %ld MB\n", size10 >> 20);
 236 #else
 237         size10 = 0;
 238 #endif /* CFG_MAMR_10COL */
 239
 240         if ((size8 < size10) && (size9 < size10)) {
 241                 size_b0 = size10;
 242         } else if ((size8 < size9) && (size10 < size9)) {
 243                 size_b0 = size9;
 244                 memctl->memc_mamr = CFG_MAMR_9COL;
 245                 udelay (500);
 246         } else {
 247                 size_b0 = size8;
 248                 memctl->memc_mamr = CFG_MAMR_8COL;
 249                 udelay (500);
 250         }
 251         debug ("SDRAM Bank 0: %ld MB\n", size_b0 >> 20);
 252
 253 #ifndef CONFIG_CAN_DRIVER
 254         if ((board_type != 'L') &&
 255             (board_type != 'M') ) {     /* "L" and "M" type boards have only one bank SDRAM */
 256                 /*
 257                  * Check Bank 1 Memory Size
 258                  * use current column settings
 259                  * [9 column SDRAM may also be used in 8 column mode,
 260                  *  but then only half the real size will be used.]
 261                  */
 262                 size_b1 = dram_size (memctl->memc_mamr, (long int *)SDRAM_BASE3_PRELIM,
 263                                      SDRAM_MAX_SIZE);
 264                 debug ("SDRAM Bank 1: %ld MB\n", size_b1 >> 20);
 265         } else {
 266                 size_b1 = 0;
 267         }
 268 #endif  /* CONFIG_CAN_DRIVER */
 269
 270         udelay (1000);
 271
 272         /*
 273          * Adjust refresh rate depending on SDRAM type, both banks
 274          * For types > 128 MBit leave it at the current (fast) rate
 275          */
 276         if ((size_b0 < 0x02000000) && (size_b1 < 0x02000000)) {
 277                 /* reduce to 15.6 us (62.4 us / quad) */
 278                 memctl->memc_mptpr = CFG_MPTPR_2BK_4K;
 279                 udelay (1000);
 280         }
 281
 282         /*
 283          * Final mapping: map bigger bank first
 284          */
 285         if (size_b1 > size_b0) {        /* SDRAM Bank 1 is bigger - map first   */
 286
 287                 memctl->memc_or3 = ((-size_b1) & 0xFFFF0000) | CFG_OR_TIMING_SDRAM;
 288                 memctl->memc_br3 = (CFG_SDRAM_BASE & BR_BA_MSK) | BR_MS_UPMA | BR_V;
 289
 290                 if (size_b0 > 0) {
 291                         /*
 292                          * Position Bank 0 immediately above Bank 1
 293                          */
 294                         memctl->memc_or2 = ((-size_b0) & 0xFFFF0000) | CFG_OR_TIMING_SDRAM;
 295                         memctl->memc_br2 = ((CFG_SDRAM_BASE & BR_BA_MSK) | BR_MS_UPMA | BR_V)
 296                                            + size_b1;
 297                 } else {
 298                         unsigned long reg;
 299
 300                         /*
 301                          * No bank 0
 302                          *
 303                          * invalidate bank
 304                          */
 305                         memctl->memc_br2 = 0;
 306
 307                         /* adjust refresh rate depending on SDRAM type, one bank */
 308                         reg = memctl->memc_mptpr;
 309                         reg >>= 1;                      /* reduce to CFG_MPTPR_1BK_8K / _4K */
 310                         memctl->memc_mptpr = reg;
 311                 }
 312
 313         } else {                                        /* SDRAM Bank 0 is bigger - map first   */
 314
 315                 memctl->memc_or2 = ((-size_b0) & 0xFFFF0000) | CFG_OR_TIMING_SDRAM;
 316                 memctl->memc_br2 =
 317                                 (CFG_SDRAM_BASE & BR_BA_MSK) | BR_MS_UPMA | BR_V;
 318
 319                 if (size_b1 > 0) {
 320                         /*
 321                          * Position Bank 1 immediately above Bank 0
 322                          */
 323                         memctl->memc_or3 =
 324                                         ((-size_b1) & 0xFFFF0000) | CFG_OR_TIMING_SDRAM;
 325                         memctl->memc_br3 =
 326                                         ((CFG_SDRAM_BASE & BR_BA_MSK) | BR_MS_UPMA | BR_V)
 327                                         + size_b0;
 328                 } else {
 329                         unsigned long reg;
 330
 331 #ifndef CONFIG_CAN_DRIVER
 332                         /*
 333                          * No bank 1
 334                          *
 335                          * invalidate bank
 336                          */
 337                         memctl->memc_br3 = 0;
 338 #endif                                                  /* CONFIG_CAN_DRIVER */
 339
 340                         /* adjust refresh rate depending on SDRAM type, one bank */
 341                         reg = memctl->memc_mptpr;
 342                         reg >>= 1;                      /* reduce to CFG_MPTPR_1BK_8K / _4K */
 343                         memctl->memc_mptpr = reg;
 344                 }
 345         }
 346
 347         udelay (10000);
 348
 349 #ifdef  CONFIG_CAN_DRIVER
 350         /* Initialize OR3 / BR3 */
 351         memctl->memc_or3 = CFG_OR3_CAN;
 352         memctl->memc_br3 = CFG_BR3_CAN;
 353
 354         /* Initialize MBMR */
 355         memctl->memc_mbmr = MBMR_GPL_B4DIS;     /* GPL_B4 ouput line Disable */
 356
 357         /* Initialize UPMB for CAN: single read */
 358         memctl->memc_mdr = 0xFFFFC004;
 359         memctl->memc_mcr = 0x0100 | UPMB;
 360
 361         memctl->memc_mdr = 0x0FFFD004;
 362         memctl->memc_mcr = 0x0101 | UPMB;
 363
 364         memctl->memc_mdr = 0x0FFFC000;
 365         memctl->memc_mcr = 0x0102 | UPMB;
 366
 367         memctl->memc_mdr = 0x3FFFC004;
 368         memctl->memc_mcr = 0x0103 | UPMB;
 369
 370         memctl->memc_mdr = 0xFFFFDC05;
 371         memctl->memc_mcr = 0x0104 | UPMB;
 372
 373         /* Initialize UPMB for CAN: single write */
 374         memctl->memc_mdr = 0xFFFCC004;
 375         memctl->memc_mcr = 0x0118 | UPMB;
 376
 377         memctl->memc_mdr = 0xCFFCD004;
 378         memctl->memc_mcr = 0x0119 | UPMB;
 379
 380         memctl->memc_mdr = 0x0FFCC000;
 381         memctl->memc_mcr = 0x011A | UPMB;
 382
 383         memctl->memc_mdr = 0x7FFCC004;
 384         memctl->memc_mcr = 0x011B | UPMB;
 385
 386         memctl->memc_mdr = 0xFFFDCC05;
 387         memctl->memc_mcr = 0x011C | UPMB;
 388 #endif                                                  /* CONFIG_CAN_DRIVER */
 389
 390 #ifdef  CONFIG_ISP1362_USB
 391         /* Initialize OR5 / BR5 */
 392         memctl->memc_or5 = CFG_OR5_ISP1362;
 393         memctl->memc_br5 = CFG_BR5_ISP1362;
 394 #endif                                                  /* CONFIG_ISP1362_USB */
 395
 396
 397         return (size_b0 + size_b1);
 398 }
 399
 400 /* ------------------------------------------------------------------------- */
 401
 402 /*
 403  * Check memory range for valid RAM. A simple memory test determines
 404  * the actually available RAM size between addresses `base' and
 405  * `base + maxsize'. Some (not all) hardware errors are detected:
 406  * - short between address lines
 407  * - short between data lines
 408  */
 409
 410 static long int dram_size (long int mamr_value, long int *base, long int maxsize)
 411 {
 412         volatile immap_t *immap = (immap_t *) CFG_IMMR;
 413         volatile memctl8xx_t *memctl = &immap->im_memctl;
 414
 415         memctl->memc_mamr = mamr_value;
 416
 417         return (get_ram_size(base, maxsize));
 418 }
 419
 420 /* ------------------------------------------------------------------------- */
 421
 422 #ifdef CONFIG_PS2MULT
 423
 424 #ifdef CONFIG_HMI10
 425 #define BASE_BAUD ( 1843200 / 16 )
 426 struct serial_state rs_table[] = {
 427         { BASE_BAUD, 4,  (void*)0xec140000 },
 428         { BASE_BAUD, 2,  (void*)0xec150000 },
 429         { BASE_BAUD, 6,  (void*)0xec160000 },
 430         { BASE_BAUD, 10, (void*)0xec170000 },
 431 };
 432
 433 #ifdef CONFIG_BOARD_EARLY_INIT_R
 434 int board_early_init_r (void)
 435 {
 436         ps2mult_early_init();
 437         return (0);
 438 }
 439 #endif
 440 #endif /* CONFIG_HMI10 */
 441
 442 #endif /* CONFIG_PS2MULT */
 443
 444 /* ---------------------------------------------------------------------------- */
 445 /* HMI10 specific stuff                                                         */
 446 /* ---------------------------------------------------------------------------- */
 447 #ifdef CONFIG_HMI10
 448
 449 int misc_init_r (void)
 450 {
 451 # ifdef CONFIG_IDE_LED
 452         volatile immap_t *immap = (immap_t *) CFG_IMMR;
 453
 454         /* Configure PA15 as output port */
 455         immap->im_ioport.iop_padir |= 0x0001;
 456         immap->im_ioport.iop_paodr |= 0x0001;
 457         immap->im_ioport.iop_papar &= ~0x0001;
 458         immap->im_ioport.iop_padat &= ~0x0001;  /* turn it off */
 459 # endif
 460         return (0);
 461 }
 462
 463 # ifdef CONFIG_IDE_LED
 464 void ide_led (uchar led, uchar status)
 465 {
 466         volatile immap_t *immap = (immap_t *) CFG_IMMR;
 467
 468         /* We have one led for both pcmcia slots */
 469         if (status) {                           /* led on */
 470                 immap->im_ioport.iop_padat |= 0x0001;
 471         } else {
 472                 immap->im_ioport.iop_padat &= ~0x0001;
 473         }
 474 }
 475 # endif
 476 #endif  /* CONFIG_HMI10 */
 477
 478 /* ---------------------------------------------------------------------------- */
 479 /* NSCU specific stuff                                                          */
 480 /* ---------------------------------------------------------------------------- */
 481 #ifdef CONFIG_NSCU
 482
 483 int misc_init_r (void)
 484 {
 485         volatile immap_t *immr = (immap_t *) CFG_IMMR;
 486
 487         /* wake up ethernet module */
 488         immr->im_ioport.iop_pcpar &= ~0x0004; /* GPIO pin       */
 489         immr->im_ioport.iop_pcdir |=  0x0004; /* output         */
 490         immr->im_ioport.iop_pcso  &= ~0x0004; /* for clarity    */
 491         immr->im_ioport.iop_pcdat |=  0x0004; /* enable         */
 492
 493         return (0);
 494 }
 495 #endif  /* CONFIG_NSCU */
 496
 497 /* ------------------------------------------------------------------------- */