board/tqm8xx/tqm8xx.c

   1 /*
   2  * (C) Copyright 2000-2004
   3  * Wolfgang Denk, DENX Software Engineering, wd@denx.de.
   4  *
   5  * See file CREDITS for list of people who contributed to this
   6  * project.
   7  *
   8  * This program is free software; you can redistribute it and/or
   9  * modify it under the terms of the GNU General Public License as
  10  * published by the Free Software Foundation; either version 2 of
  11  * the License, or (at your option) any later version.
  12  *
  13  * This program is distributed in the hope that it will be useful,
  14  * but WITHOUT ANY WARRANTY; without even the implied warranty of
  15  * MERCHANTABILITY or FITNESS FOR A PARTICULAR PURPOSE.  See the
  16  * GNU General Public License for more details.
  17  *
  18  * You should have received a copy of the GNU General Public License
  19  * along with this program; if not, write to the Free Software
  20  * Foundation, Inc., 59 Temple Place, Suite 330, Boston,
  21  * MA 02111-1307 USA
  22  */
  23
  24 #if 0
  25 #define DEBUG
  26 #endif
  27
  28 #include <common.h>
  29 #include <mpc8xx.h>
  30
  31 /* ------------------------------------------------------------------------- */
  32
  33 static long int dram_size (long int, long int *, long int);
  34
  35 /* ------------------------------------------------------------------------- */
  36
  37 #define _NOT_USED_      0xFFFFFFFF
  38
  39 const uint sdram_table[] =
  40 {
  41         /*
  42          * Single Read. (Offset 0 in UPMA RAM)
  43          */
  44         0x1F0DFC04, 0xEEAFBC04, 0x11AF7C04, 0xEFBAFC00,
  45         0x1FF5FC47, /* last */
  46         /*
  47          * SDRAM Initialization (offset 5 in UPMA RAM)
  48          *
  49          * This is no UPM entry point. The following definition uses
  50          * the remaining space to establish an initialization
  51          * sequence, which is executed by a RUN command.
  52          *
  53          */
  54                     0x1FF5FC34, 0xEFEABC34, 0x1FB57C35, /* last */
  55         /*
  56          * Burst Read. (Offset 8 in UPMA RAM)
  57          */
  58         0x1F0DFC04, 0xEEAFBC04, 0x10AF7C04, 0xF0AFFC00,
  59         0xF0AFFC00, 0xF1AFFC00, 0xEFBAFC00, 0x1FF5FC47, /* last */
  60         _NOT_USED_, _NOT_USED_, _NOT_USED_, _NOT_USED_,
  61         _NOT_USED_, _NOT_USED_, _NOT_USED_, _NOT_USED_,
  62         /*
  63          * Single Write. (Offset 18 in UPMA RAM)
  64          */
  65         0x1F0DFC04, 0xEEABBC00, 0x01B27C04, 0x1FF5FC47, /* last */
  66         _NOT_USED_, _NOT_USED_, _NOT_USED_, _NOT_USED_,
  67         /*
  68          * Burst Write. (Offset 20 in UPMA RAM)
  69          */
  70         0x1F0DFC04, 0xEEABBC00, 0x10A77C00, 0xF0AFFC00,
  71         0xF0AFFC00, 0xE1BAFC04, 0x1FF5FC47, /* last */
  72                                             _NOT_USED_,
  73         _NOT_USED_, _NOT_USED_, _NOT_USED_, _NOT_USED_,
  74         _NOT_USED_, _NOT_USED_, _NOT_USED_, _NOT_USED_,
  75         /*
  76          * Refresh  (Offset 30 in UPMA RAM)
  77          */
  78         0x1FFD7C84, 0xFFFFFC04, 0xFFFFFC04, 0xFFFFFC04,
  79         0xFFFFFC84, 0xFFFFFC07, /* last */
  80                                 _NOT_USED_, _NOT_USED_,
  81         _NOT_USED_, _NOT_USED_, _NOT_USED_, _NOT_USED_,
  82         /*
  83          * Exception. (Offset 3c in UPMA RAM)
  84          */
  85         0x7FFFFC07, /* last */
  86                     _NOT_USED_, _NOT_USED_, _NOT_USED_,
  87 };
  88
  89 /* ------------------------------------------------------------------------- */
  90
  91
  92 /*
  93  * Check Board Identity:
  94  *
  95  * Test TQ ID string (TQM8xx...)
  96  * If present, check for "L" type (no second DRAM bank),
  97  * otherwise "L" type is assumed as default.
  98  *
  99  * Set board_type to 'L' for "L" type, 'M' for "M" type, 0 else.
 100  */
 101
 102 int checkboard (void)
 103 {
 104         DECLARE_GLOBAL_DATA_PTR;
 105
 106         unsigned char *s = getenv ("serial#");
 107
 108         puts ("Board: ");
 109
 110         if (!s || strncmp (s, "TQM8", 4)) {
 111                 puts ("### No HW ID - assuming TQM8xxL\n");
 112                 return (0);
 113         }
 114
 115         if ((*(s + 6) == 'L')) {        /* a TQM8xxL type */
 116                 gd->board_type = 'L';
 117         }
 118
 119         if ((*(s + 6) == 'M')) {        /* a TQM8xxM type */
 120                 gd->board_type = 'M';
 121         }
 122
 123         for (; *s; ++s) {
 124                 if (*s == ' ')
 125                         break;
 126                 putc (*s);
 127         }
 128         putc ('\n');
 129
 130         return (0);
 131 }
 132
 133 /* ------------------------------------------------------------------------- */
 134
 135 long int initdram (int board_type)
 136 {
 137         volatile immap_t *immap = (immap_t *) CFG_IMMR;
 138         volatile memctl8xx_t *memctl = &immap->im_memctl;
 139         long int size8, size9;
 140         long int size_b0 = 0;
 141         long int size_b1 = 0;
 142
 143         upmconfig (UPMA, (uint *) sdram_table,
 144                            sizeof (sdram_table) / sizeof (uint));
 145
 146         /*
 147          * Preliminary prescaler for refresh (depends on number of
 148          * banks): This value is selected for four cycles every 62.4 us
 149          * with two SDRAM banks or four cycles every 31.2 us with one
 150          * bank. It will be adjusted after memory sizing.
 151          */
 152         memctl->memc_mptpr = CFG_MPTPR_2BK_8K;
 153
 154         /*
 155          * The following value is used as an address (i.e. opcode) for
 156          * the LOAD MODE REGISTER COMMAND during SDRAM initialisation. If
 157          * the port size is 32bit the SDRAM does NOT "see" the lower two
 158          * address lines, i.e. mar=0x00000088 -> opcode=0x00000022 for
 159          * MICRON SDRAMs:
 160          * ->    0 00 010 0 010
 161          *       |  |   | |   +- Burst Length = 4
 162          *       |  |   | +----- Burst Type   = Sequential
 163          *       |  |   +------- CAS Latency  = 2
 164          *       |  +----------- Operating Mode = Standard
 165          *       +-------------- Write Burst Mode = Programmed Burst Length
 166          */
 167         memctl->memc_mar = 0x00000088;
 168
 169         /*
 170          * Map controller banks 2 and 3 to the SDRAM banks 2 and 3 at
 171          * preliminary addresses - these have to be modified after the
 172          * SDRAM size has been determined.
 173          */
 174         memctl->memc_or2 = CFG_OR2_PRELIM;
 175         memctl->memc_br2 = CFG_BR2_PRELIM;
 176
 177 #ifndef CONFIG_CAN_DRIVER
 178         if ((board_type != 'L') &&
 179             (board_type != 'M') ) {     /* "L" and "M" type boards have only one bank SDRAM */
 180                 memctl->memc_or3 = CFG_OR3_PRELIM;
 181                 memctl->memc_br3 = CFG_BR3_PRELIM;
 182         }
 183 #endif                                                  /* CONFIG_CAN_DRIVER */
 184
 185         memctl->memc_mamr = CFG_MAMR_8COL & (~(MAMR_PTAE));     /* no refresh yet */
 186
 187         udelay (200);
 188
 189         /* perform SDRAM initializsation sequence */
 190
 191         memctl->memc_mcr = 0x80004105;  /* SDRAM bank 0 */
 192         udelay (1);
 193         memctl->memc_mcr = 0x80004230;  /* SDRAM bank 0 - execute twice */
 194         udelay (1);
 195
 196 #ifndef CONFIG_CAN_DRIVER
 197         if ((board_type != 'L') &&
 198             (board_type != 'M') ) {     /* "L" and "M" type boards have only one bank SDRAM */
 199                 memctl->memc_mcr = 0x80006105;  /* SDRAM bank 1 */
 200                 udelay (1);
 201                 memctl->memc_mcr = 0x80006230;  /* SDRAM bank 1 - execute twice */
 202                 udelay (1);
 203         }
 204 #endif                                                  /* CONFIG_CAN_DRIVER */
 205
 206         memctl->memc_mamr |= MAMR_PTAE; /* enable refresh */
 207
 208         udelay (1000);
 209
 210         /*
 211          * Check Bank 0 Memory Size for re-configuration
 212          *
 213          * try 8 column mode
 214          */
 215         size8 = dram_size (CFG_MAMR_8COL, (ulong *) SDRAM_BASE2_PRELIM,
 216                                            SDRAM_MAX_SIZE);
 217         debug ("SDRAM Bank 0 in 8 column mode: %ld MB\n", size8 >> 20);
 218
 219         udelay (1000);
 220
 221         /*
 222          * try 9 column mode
 223          */
 224         size9 = dram_size (CFG_MAMR_9COL, (ulong *) SDRAM_BASE2_PRELIM,
 225                                            SDRAM_MAX_SIZE);
 226         debug ("SDRAM Bank 0 in 9 column mode: %ld MB\n", size9 >> 20);
 227
 228         if (size8 < size9) {            /* leave configuration at 9 columns */
 229                 size_b0 = size9;
 230         } else {                                        /* back to 8 columns            */
 231                 size_b0 = size8;
 232                 memctl->memc_mamr = CFG_MAMR_8COL;
 233                 udelay (500);
 234         }
 235         debug ("SDRAM Bank 0: %ld MB\n", size_b0 >> 20);
 236
 237 #ifndef CONFIG_CAN_DRIVER
 238         if ((board_type != 'L') &&
 239             (board_type != 'M') ) {     /* "L" and "M" type boards have only one bank SDRAM */
 240                 /*
 241                  * Check Bank 1 Memory Size
 242                  * use current column settings
 243                  * [9 column SDRAM may also be used in 8 column mode,
 244                  *  but then only half the real size will be used.]
 245                  */
 246                 size_b1 = dram_size (memctl->memc_mamr, (ulong *) SDRAM_BASE3_PRELIM,
 247                                      SDRAM_MAX_SIZE);
 248                 debug ("SDRAM Bank 1: %ld MB\n", size_b1 >> 20);
 249         } else {
 250                 size_b1 = 0;
 251         }
 252 #endif  /* CONFIG_CAN_DRIVER */
 253
 254         udelay (1000);
 255
 256         /*
 257          * Adjust refresh rate depending on SDRAM type, both banks
 258          * For types > 128 MBit leave it at the current (fast) rate
 259          */
 260         if ((size_b0 < 0x02000000) && (size_b1 < 0x02000000)) {
 261                 /* reduce to 15.6 us (62.4 us / quad) */
 262                 memctl->memc_mptpr = CFG_MPTPR_2BK_4K;
 263                 udelay (1000);
 264         }
 265
 266         /*
 267          * Final mapping: map bigger bank first
 268          */
 269         if (size_b1 > size_b0) {        /* SDRAM Bank 1 is bigger - map first   */
 270
 271                 memctl->memc_or3 = ((-size_b1) & 0xFFFF0000) | CFG_OR_TIMING_SDRAM;
 272                 memctl->memc_br3 =
 273                                 (CFG_SDRAM_BASE & BR_BA_MSK) | BR_MS_UPMA | BR_V;
 274
 275                 if (size_b0 > 0) {
 276                         /*
 277                          * Position Bank 0 immediately above Bank 1
 278                          */
 279                         memctl->memc_or2 =
 280                                         ((-size_b0) & 0xFFFF0000) | CFG_OR_TIMING_SDRAM;
 281                         memctl->memc_br2 =
 282                                         ((CFG_SDRAM_BASE & BR_BA_MSK) | BR_MS_UPMA | BR_V)
 283                                         + size_b1;
 284                 } else {
 285                         unsigned long reg;
 286
 287                         /*
 288                          * No bank 0
 289                          *
 290                          * invalidate bank
 291                          */
 292                         memctl->memc_br2 = 0;
 293
 294                         /* adjust refresh rate depending on SDRAM type, one bank */
 295                         reg = memctl->memc_mptpr;
 296                         reg >>= 1;                      /* reduce to CFG_MPTPR_1BK_8K / _4K */
 297                         memctl->memc_mptpr = reg;
 298                 }
 299
 300         } else {                                        /* SDRAM Bank 0 is bigger - map first   */
 301
 302                 memctl->memc_or2 = ((-size_b0) & 0xFFFF0000) | CFG_OR_TIMING_SDRAM;
 303                 memctl->memc_br2 =
 304                                 (CFG_SDRAM_BASE & BR_BA_MSK) | BR_MS_UPMA | BR_V;
 305
 306                 if (size_b1 > 0) {
 307                         /*
 308                          * Position Bank 1 immediately above Bank 0
 309                          */
 310                         memctl->memc_or3 =
 311                                         ((-size_b1) & 0xFFFF0000) | CFG_OR_TIMING_SDRAM;
 312                         memctl->memc_br3 =
 313                                         ((CFG_SDRAM_BASE & BR_BA_MSK) | BR_MS_UPMA | BR_V)
 314                                         + size_b0;
 315                 } else {
 316                         unsigned long reg;
 317
 318 #ifndef CONFIG_CAN_DRIVER
 319                         /*
 320                          * No bank 1
 321                          *
 322                          * invalidate bank
 323                          */
 324                         memctl->memc_br3 = 0;
 325 #endif                                                  /* CONFIG_CAN_DRIVER */
 326
 327                         /* adjust refresh rate depending on SDRAM type, one bank */
 328                         reg = memctl->memc_mptpr;
 329                         reg >>= 1;                      /* reduce to CFG_MPTPR_1BK_8K / _4K */
 330                         memctl->memc_mptpr = reg;
 331                 }
 332         }
 333
 334         udelay (10000);
 335
 336 #ifdef  CONFIG_CAN_DRIVER
 337         /* Initialize OR3 / BR3 */
 338         memctl->memc_or3 = CFG_OR3_CAN;
 339         memctl->memc_br3 = CFG_BR3_CAN;
 340
 341         /* Initialize MBMR */
 342         memctl->memc_mbmr = MBMR_GPL_B4DIS;     /* GPL_B4 ouput line Disable */
 343
 344         /* Initialize UPMB for CAN: single read */
 345         memctl->memc_mdr = 0xFFFFC004;
 346         memctl->memc_mcr = 0x0100 | UPMB;
 347
 348         memctl->memc_mdr = 0x0FFFD004;
 349         memctl->memc_mcr = 0x0101 | UPMB;
 350
 351         memctl->memc_mdr = 0x0FFFC000;
 352         memctl->memc_mcr = 0x0102 | UPMB;
 353
 354         memctl->memc_mdr = 0x3FFFC004;
 355         memctl->memc_mcr = 0x0103 | UPMB;
 356
 357         memctl->memc_mdr = 0xFFFFDC05;
 358         memctl->memc_mcr = 0x0104 | UPMB;
 359
 360         /* Initialize UPMB for CAN: single write */
 361         memctl->memc_mdr = 0xFFFCC004;
 362         memctl->memc_mcr = 0x0118 | UPMB;
 363
 364         memctl->memc_mdr = 0xCFFCD004;
 365         memctl->memc_mcr = 0x0119 | UPMB;
 366
 367         memctl->memc_mdr = 0x0FFCC000;
 368         memctl->memc_mcr = 0x011A | UPMB;
 369
 370         memctl->memc_mdr = 0x7FFCC004;
 371         memctl->memc_mcr = 0x011B | UPMB;
 372
 373         memctl->memc_mdr = 0xFFFDCC05;
 374         memctl->memc_mcr = 0x011C | UPMB;
 375 #endif                                                  /* CONFIG_CAN_DRIVER */
 376
 377 #ifdef  CONFIG_ISP1362_USB
 378         /* Initialize OR5 / BR5 */
 379         memctl->memc_or5 = CFG_OR5_ISP1362;
 380         memctl->memc_br5 = CFG_BR5_ISP1362;
 381 #endif                                                  /* CONFIG_ISP1362_USB */
 382
 383
 384         return (size_b0 + size_b1);
 385 }
 386
 387 /* ------------------------------------------------------------------------- */
 388
 389 /*
 390  * Check memory range for valid RAM. A simple memory test determines
 391  * the actually available RAM size between addresses `base' and
 392  * `base + maxsize'. Some (not all) hardware errors are detected:
 393  * - short between address lines
 394  * - short between data lines
 395  */
 396
 397 static long int dram_size (long int mamr_value, long int *base, long int maxsize)
 398 {
 399         volatile immap_t *immap = (immap_t *) CFG_IMMR;
 400         volatile memctl8xx_t *memctl = &immap->im_memctl;
 401         volatile long int *addr;
 402         ulong cnt, val, size;
 403         ulong save[32];                 /* to make test non-destructive */
 404         unsigned char i = 0;
 405
 406         memctl->memc_mamr = mamr_value;
 407
 408         for (cnt = maxsize / sizeof (long); cnt > 0; cnt >>= 1) {
 409                 addr = base + cnt;              /* pointer arith! */
 410
 411                 save[i++] = *addr;
 412                 *addr = ~cnt;
 413         }
 414
 415         /* write 0 to base address */
 416         addr = base;
 417         save[i] = *addr;
 418         *addr = 0;
 419
 420         /* check at base address */
 421         if ((val = *addr) != 0) {
 422                 /* Restore the original data before leaving the function.
 423                  */
 424                 *addr = save[i];
 425                 for (cnt = 1; cnt <= maxsize / sizeof(long); cnt <<= 1) {
 426                         addr  = (volatile ulong *) base + cnt;
 427                         *addr = save[--i];
 428                 }
 429                 return (0);
 430         }
 431
 432         for (cnt = 1; cnt <= maxsize / sizeof (long); cnt <<= 1) {
 433                 addr = base + cnt;              /* pointer arith! */
 434
 435                 val = *addr;
 436                 *addr = save[--i];
 437
 438                 if (val != (~cnt)) {
 439                         size = cnt * sizeof (long);
 440                         /* Restore the original data before returning
 441                          */
 442                         for (cnt <<= 1; cnt <= maxsize / sizeof (long); cnt <<= 1) {
 443                                 addr  = (volatile ulong *) base + cnt;
 444                                 *addr = save[--i];
 445                         }
 446                         return (size);
 447                 }
 448         }
 449         return (maxsize);
 450 }
 451
 452 /* ------------------------------------------------------------------------- */