cpu/ppc4xx/405gp_enet.c

   1 /*-----------------------------------------------------------------------------+
   2  *
   3  *       This source code has been made available to you by IBM on an AS-IS
   4  *       basis.  Anyone receiving this source is licensed under IBM
   5  *       copyrights to use it in any way he or she deems fit, including
   6  *       copying it, modifying it, compiling it, and redistributing it either
   7  *       with or without modifications.  No license under IBM patents or
   8  *       patent applications is to be implied by the copyright license.
   9  *
  10  *       Any user of this software should understand that IBM cannot provide
  11  *       technical support for this software and will not be responsible for
  12  *       any consequences resulting from the use of this software.
  13  *
  14  *       Any person who transfers this source code or any derivative work
  15  *       must include the IBM copyright notice, this paragraph, and the
  16  *       preceding two paragraphs in the transferred software.
  17  *
  18  *       COPYRIGHT   I B M   CORPORATION 1995
  19  *       LICENSED MATERIAL  -  PROGRAM PROPERTY OF I B M
  20  *-----------------------------------------------------------------------------*/
  21 /*-----------------------------------------------------------------------------+
  22  *
  23  *  File Name:  enetemac.c
  24  *
  25  *  Function:   Device driver for the ethernet EMAC3 macro on the 405GP.
  26  *
  27  *  Author:     Mark Wisner
  28  *
  29  *  Change Activity-
  30  *
  31  *  Date        Description of Change                                       BY
  32  *  ---------   ---------------------                                       ---
  33  *  05-May-99   Created                                                     MKW
  34  *  27-Jun-99   Clean up                                                    JWB
  35  *  16-Jul-99   Added MAL error recovery and better IP packet handling      MKW
  36  *  29-Jul-99   Added Full duplex support                                   MKW
  37  *  06-Aug-99   Changed names for Mal CR reg                                MKW
  38  *  23-Aug-99   Turned off SYE when running at 10Mbs                        MKW
  39  *  24-Aug-99   Marked descriptor empty after call_xlc                      MKW
  40  *  07-Sep-99   Set MAL RX buffer size reg to ENET_MAX_MTU_ALIGNED / 16     MCG
  41  *              to avoid chaining maximum sized packets. Push starting
  42  *              RX descriptor address up to the next cache line boundary.
  43  *  16-Jan-00   Added support for booting with IP of 0x0                    MKW
  44  *  15-Mar-00   Updated enetInit() to enable broadcast addresses in the
  45  *              EMAC_RXM register.                                          JWB
  46  *  12-Mar-01   anne-sophie.harnois@nextream.fr
  47  *               - Variables are compatible with those already defined in
  48  *                include/net.h
  49  *              - Receive buffer descriptor ring is used to send buffers
  50  *                to the user
  51  *              - Info print about send/received/handled packet number if
  52  *                INFO_405_ENET is set
  53  *  17-Apr-01   stefan.roese@esd-electronics.com
  54  *              - MAL reset in "eth_halt" included
  55  *              - Enet speed and duplex output now in one line
  56  *  08-May-01   stefan.roese@esd-electronics.com
  57  *              - MAL error handling added (eth_init called again)
  58  *  13-Nov-01   stefan.roese@esd-electronics.com
  59  *              - Set IST bit in EMAC_M1 reg upon 100MBit or full duplex
  60  *  04-Jan-02   stefan.roese@esd-electronics.com
  61  *              - Wait for PHY auto negotiation to complete added
  62  *  06-Feb-02   stefan.roese@esd-electronics.com
  63  *              - Bug fixed in waiting for auto negotiation to complete
  64  *  26-Feb-02   stefan.roese@esd-electronics.com
  65  *              - rx and tx buffer descriptors now allocated (no fixed address
  66  *                used anymore)
  67  *  17-Jun-02   stefan.roese@esd-electronics.com
  68  *              - MAL error debug printf 'M' removed (rx de interrupt may
  69  *                occur upon many incoming packets with only 4 rx buffers).
  70  *-----------------------------------------------------------------------------*/
  71
  72 #include <common.h>
  73 #include <asm/processor.h>
  74 #include <ppc4xx.h>
  75 #include <commproc.h>
  76 #include <405gp_enet.h>
  77 #include <405_mal.h>
  78 #include <miiphy.h>
  79 #include <net.h>
  80 #include <malloc.h>
  81 #include "vecnum.h"
  82
  83 #if defined(CONFIG_405GP) || defined(CONFIG_440)
  84
  85 #define EMAC_RESET_TIMEOUT 1000 /* 1000 ms reset timeout */
  86 #define PHY_AUTONEGOTIATE_TIMEOUT 2000  /* 2000 ms autonegotiate timeout */
  87
  88 #define NUM_TX_BUFF 1
  89 /* AS.HARNOIS
  90  * Use PKTBUFSRX (include/net.h) instead of setting NUM_RX_BUFF again
  91  * These both variables are used to define the same thing!
  92  * #define NUM_RX_BUFF 4
  93  */
  94 #define NUM_RX_BUFF PKTBUFSRX
  95
  96 /* Ethernet Transmit and Receive Buffers */
  97 /* AS.HARNOIS
  98  * In the same way ENET_MAX_MTU and ENET_MAX_MTU_ALIGNED are set from
  99  * PKTSIZE and PKTSIZE_ALIGN (include/net.h)
 100  */
 101 #define ENET_MAX_MTU           PKTSIZE
 102 #define ENET_MAX_MTU_ALIGNED   PKTSIZE_ALIGN
 103
 104 static char *txbuf_ptr;
 105
 106 /* define the number of channels implemented */
 107 #define EMAC_RXCHL      1
 108 #define EMAC_TXCHL      1
 109
 110 /*-----------------------------------------------------------------------------+
 111  * Defines for MAL/EMAC interrupt conditions as reported in the UIC (Universal
 112  * Interrupt Controller).
 113  *-----------------------------------------------------------------------------*/
 114 #define MAL_UIC_ERR ( UIC_MAL_SERR | UIC_MAL_TXDE  | UIC_MAL_RXDE)
 115 #define MAL_UIC_DEF  (UIC_MAL_RXEOB | MAL_UIC_ERR)
 116 #define EMAC_UIC_DEF UIC_ENET
 117
 118 /*-----------------------------------------------------------------------------+
 119  * Global variables. TX and RX descriptors and buffers.
 120  *-----------------------------------------------------------------------------*/
 121 static volatile mal_desc_t *tx;
 122 static volatile mal_desc_t *rx;
 123 static mal_desc_t *alloc_tx_buf = NULL;
 124 static mal_desc_t *alloc_rx_buf = NULL;
 125
 126 /* IER globals */
 127 static unsigned long emac_ier;
 128 static unsigned long mal_ier;
 129
 130
 131 /* Statistic Areas */
 132 #define MAX_ERR_LOG 10
 133 struct emac_stats {
 134         int data_len_err;
 135         int rx_frames;
 136         int rx;
 137         int rx_prot_err;
 138 };
 139
 140 static struct stats {                   /* Statistic Block */
 141         struct emac_stats emac;
 142         int int_err;
 143         short tx_err_log[MAX_ERR_LOG];
 144         short rx_err_log[MAX_ERR_LOG];
 145 } stats;
 146
 147 static int first_init = 0;
 148
 149 static int tx_err_index = 0;    /* Transmit Error Index for tx_err_log */
 150 static int rx_err_index = 0;    /* Receive Error Index for rx_err_log */
 151
 152 static int rx_slot = 0;                 /* MAL Receive Slot */
 153 static int rx_i_index = 0;              /* Receive Interrupt Queue Index */
 154 static int rx_u_index = 0;              /* Receive User Queue Index */
 155 static int rx_ready[NUM_RX_BUFF];       /* Receive Ready Queue */
 156
 157 static int tx_slot = 0;                 /* MAL Transmit Slot */
 158 static int tx_i_index = 0;              /* Transmit Interrupt Queue Index */
 159 static int tx_u_index = 0;              /* Transmit User Queue Index */
 160 static int tx_run[NUM_TX_BUFF]; /* Transmit Running Queue */
 161
 162 #undef INFO_405_ENET 1
 163 #ifdef INFO_405_ENET
 164 static int packetSent = 0;
 165 static int packetReceived = 0;
 166 static int packetHandled = 0;
 167 #endif
 168
 169 static char emac_hwd_addr[ENET_ADDR_LENGTH];
 170
 171 static bd_t *bis_save = NULL;   /* for eth_init upon mal error */
 172
 173 static int is_receiving = 0;    /* sync with eth interrupt */
 174 static int print_speed = 1;     /* print speed message upon start */
 175
 176 static void enet_rcv (unsigned long malisr);
 177
 178 /*-----------------------------------------------------------------------------+
 179  * Prototypes and externals.
 180  *-----------------------------------------------------------------------------*/
 181 void mal_err (unsigned long isr, unsigned long uic, unsigned long mal_def,
 182               unsigned long mal_errr);
 183 void emac_err (unsigned long isr);
 184
 185
 186 void eth_halt (void)
 187 {
 188         mtdcr (malier, 0x00000000);     /* disable mal interrupts */
 189         out32 (EMAC_IER, 0x00000000);   /* disable emac interrupts */
 190
 191         /* 1st reset MAL */
 192         mtdcr (malmcr, MAL_CR_MMSR);
 193
 194         /* wait for reset */
 195         while (mfdcr (malmcr) & MAL_CR_MMSR) {
 196         };
 197
 198         /* EMAC RESET */
 199         out32 (EMAC_M0, EMAC_M0_SRST);
 200
 201         print_speed = 1;                /* print speed message again next time */
 202 }
 203
 204
 205 int eth_init (bd_t * bis)
 206 {
 207         int i;
 208         unsigned long reg;
 209         unsigned long msr;
 210         unsigned long speed;
 211         unsigned long duplex;
 212         unsigned mode_reg;
 213         unsigned short reg_short;
 214
 215         msr = mfmsr ();
 216         mtmsr (msr & ~(MSR_EE));        /* disable interrupts */
 217
 218 #ifdef INFO_405_ENET
 219         /* AS.HARNOIS
 220          * We should have :
 221          * packetHandled <=  packetReceived <= packetHandled+PKTBUFSRX
 222          * In the most cases packetHandled = packetReceived, but it
 223          * is possible that new packets (without relationship with
 224          * current transfer) have got the time to arrived before
 225          * netloop calls eth_halt
 226          */
 227         printf ("About preceeding transfer:\n"
 228                 "- Sent packet number %d\n"
 229                 "- Received packet number %d\n"
 230                 "- Handled packet number %d\n",
 231                 packetSent, packetReceived, packetHandled);
 232         packetSent = 0;
 233         packetReceived = 0;
 234         packetHandled = 0;
 235 #endif
 236
 237         /* MAL RESET */
 238         mtdcr (malmcr, MAL_CR_MMSR);
 239         /* wait for reset */
 240         while (mfdcr (malmcr) & MAL_CR_MMSR) {
 241         };
 242
 243         tx_err_index = 0;               /* Transmit Error Index for tx_err_log */
 244         rx_err_index = 0;               /* Receive Error Index for rx_err_log */
 245
 246         rx_slot = 0;                    /* MAL Receive Slot */
 247         rx_i_index = 0;                 /* Receive Interrupt Queue Index */
 248         rx_u_index = 0;                 /* Receive User Queue Index */
 249
 250         tx_slot = 0;                    /* MAL Transmit Slot */
 251         tx_i_index = 0;                 /* Transmit Interrupt Queue Index */
 252         tx_u_index = 0;                 /* Transmit User Queue Index */
 253
 254 #if defined(CONFIG_440)
 255         /* set RMII mode */
 256         out32 (ZMII_FER, ZMII_RMII | ZMII_MDI0);
 257 #endif /* CONFIG_440 */
 258
 259         /* EMAC RESET */
 260         out32 (EMAC_M0, EMAC_M0_SRST);
 261
 262         /* wait for PHY to complete auto negotiation */
 263         reg_short = 0;
 264 #ifndef CONFIG_CS8952_PHY
 265         miiphy_read (CONFIG_PHY_ADDR, PHY_BMSR, &reg_short);
 266
 267         /*
 268          * Wait if PHY is able of autonegotiation and autonegotiation is not complete
 269          */
 270         if ((reg_short & PHY_BMSR_AUTN_ABLE)
 271             && !(reg_short & PHY_BMSR_AUTN_COMP)) {
 272                 puts ("Waiting for PHY auto negotiation to complete");
 273                 i = 0;
 274                 while (!(reg_short & PHY_BMSR_AUTN_COMP)) {
 275                         if ((i++ % 100) == 0)
 276                                 putc ('.');
 277                         udelay (10000);         /* 10 ms */
 278                         miiphy_read (CONFIG_PHY_ADDR, PHY_BMSR, &reg_short);
 279
 280                         /*
 281                          * Timeout reached ?
 282                          */
 283                         if (i * 10 > PHY_AUTONEGOTIATE_TIMEOUT) {
 284                                 puts (" TIMEOUT !\n");
 285                                 break;
 286                         }
 287                 }
 288                 puts (" done\n");
 289                 udelay (500000);        /* another 500 ms (results in faster booting) */
 290         }
 291 #endif
 292         speed = miiphy_speed (CONFIG_PHY_ADDR);
 293         duplex = miiphy_duplex (CONFIG_PHY_ADDR);
 294         if (print_speed) {
 295                 print_speed = 0;
 296                 printf ("ENET Speed is %d Mbps - %s duplex connection\n",
 297                         (int) speed, (duplex == HALF) ? "HALF" : "FULL");
 298         }
 299
 300         /* set the Mal configuration reg */
 301 #if defined(CONFIG_440)
 302         /* Errata 1.12: MAL_1 -- Disable MAL bursting */
 303         if( get_pvr() == PVR_440GP_RB )
 304             mtdcr (malmcr, MAL_CR_OPBBL | MAL_CR_LEA | MAL_CR_PLBLT_DEFAULT);
 305         else
 306 #else
 307         mtdcr (malmcr, MAL_CR_PLBB | MAL_CR_OPBBL | MAL_CR_LEA | MAL_CR_PLBLT_DEFAULT);
 308 #endif
 309
 310         /* Free "old" buffers */
 311         if (alloc_tx_buf) free(alloc_tx_buf);
 312         if (alloc_rx_buf) free(alloc_rx_buf);
 313
 314         /*
 315          * Malloc MAL buffer desciptors, make sure they are
 316          * aligned on cache line boundary size
 317          * (401/403/IOP480 = 16, 405 = 32)
 318          * and doesn't cross cache block boundaries.
 319          */
 320         alloc_tx_buf = (mal_desc_t *)malloc((sizeof(mal_desc_t) * NUM_TX_BUFF) +
 321                                             ((2 * CFG_CACHELINE_SIZE) - 2));
 322         if (((int)alloc_tx_buf & CACHELINE_MASK) != 0) {
 323                 tx = (mal_desc_t *)((int)alloc_tx_buf + CFG_CACHELINE_SIZE -
 324                                     ((int)alloc_tx_buf & CACHELINE_MASK));
 325         } else {
 326                 tx = alloc_tx_buf;
 327         }
 328
 329         alloc_rx_buf = (mal_desc_t *)malloc((sizeof(mal_desc_t) * NUM_RX_BUFF) +
 330                                             ((2 * CFG_CACHELINE_SIZE) - 2));
 331         if (((int)alloc_rx_buf & CACHELINE_MASK) != 0) {
 332                 rx = (mal_desc_t *)((int)alloc_rx_buf + CFG_CACHELINE_SIZE -
 333                                     ((int)alloc_rx_buf & CACHELINE_MASK));
 334         } else {
 335                 rx = alloc_rx_buf;
 336         }
 337
 338         for (i = 0; i < NUM_TX_BUFF; i++) {
 339                 tx[i].ctrl = 0;
 340                 tx[i].data_len = 0;
 341                 if (first_init == 0)
 342                         txbuf_ptr = (char *) malloc (ENET_MAX_MTU_ALIGNED);
 343                 tx[i].data_ptr = txbuf_ptr;
 344                 if ((NUM_TX_BUFF - 1) == i)
 345                         tx[i].ctrl |= MAL_TX_CTRL_WRAP;
 346                 tx_run[i] = -1;
 347 #if 0
 348                 printf ("TX_BUFF %d @ 0x%08lx\n", i, (ulong) tx[i].data_ptr);
 349 #endif
 350         }
 351
 352         for (i = 0; i < NUM_RX_BUFF; i++) {
 353                 rx[i].ctrl = 0;
 354                 rx[i].data_len = 0;
 355                 /*       rx[i].data_ptr = (char *) &rx_buff[i]; */
 356                 rx[i].data_ptr = (char *) NetRxPackets[i];
 357                 if ((NUM_RX_BUFF - 1) == i)
 358                         rx[i].ctrl |= MAL_RX_CTRL_WRAP;
 359                 rx[i].ctrl |= MAL_RX_CTRL_EMPTY | MAL_RX_CTRL_INTR;
 360                 rx_ready[i] = -1;
 361 #if 0
 362                 printf ("RX_BUFF %d @ 0x%08lx\n", i, (ulong) rx[i].data_ptr);
 363 #endif
 364         }
 365
 366         memcpy (emac_hwd_addr, bis->bi_enetaddr, ENET_ADDR_LENGTH);
 367
 368         reg = 0x00000000;
 369
 370         reg |= emac_hwd_addr[0];        /* set high address */
 371         reg = reg << 8;
 372         reg |= emac_hwd_addr[1];
 373
 374         out32 (EMAC_IAH, reg);
 375
 376         reg = 0x00000000;
 377         reg |= emac_hwd_addr[2];        /* set low address  */
 378         reg = reg << 8;
 379         reg |= emac_hwd_addr[3];
 380         reg = reg << 8;
 381         reg |= emac_hwd_addr[4];
 382         reg = reg << 8;
 383         reg |= emac_hwd_addr[5];
 384
 385         out32 (EMAC_IAL, reg);
 386
 387         /* setup MAL tx & rx channel pointers */
 388         mtdcr (maltxctp0r, tx);
 389         mtdcr (malrxctp0r, rx);
 390
 391         /* Reset transmit and receive channels */
 392         mtdcr (malrxcarr, 0x80000000);  /* 2 channels */
 393         mtdcr (maltxcarr, 0x80000000);  /* 2 channels */
 394
 395         /* Enable MAL transmit and receive channels */
 396         mtdcr (maltxcasr, 0x80000000);  /* 1 channel */
 397         mtdcr (malrxcasr, 0x80000000);  /* 1 channel */
 398
 399         /* set RX buffer size */
 400         mtdcr (malrcbs0, ENET_MAX_MTU_ALIGNED / 16);
 401
 402         /* set transmit enable & receive enable */
 403         out32 (EMAC_M0, EMAC_M0_TXE | EMAC_M0_RXE);
 404
 405         /* set receive fifo to 4k and tx fifo to 2k */
 406         mode_reg = EMAC_M1_RFS_4K | EMAC_M1_TX_FIFO_2K;
 407
 408         /* set speed */
 409         if (speed == _100BASET)
 410                 mode_reg = mode_reg | EMAC_M1_MF_100MBPS | EMAC_M1_IST;
 411         else
 412                 mode_reg = mode_reg & ~0x00C00000;      /* 10 MBPS */
 413         if (duplex == FULL)
 414                 mode_reg = mode_reg | 0x80000000 | EMAC_M1_IST;
 415
 416         out32 (EMAC_M1, mode_reg);
 417
 418         /* Enable broadcast and indvidual address */
 419         out32 (EMAC_RXM, EMAC_RMR_BAE | EMAC_RMR_IAE
 420                /*| EMAC_RMR_ARRP| EMAC_RMR_SFCS | EMAC_RMR_SP */ );
 421
 422         /* we probably need to set the tx mode1 reg? maybe at tx time */
 423
 424         /* set transmit request threshold register */
 425         out32 (EMAC_TRTR, 0x18000000);  /* 256 byte threshold */
 426
 427         /* set receive  low/high water mark register */
 428 #if defined(CONFIG_440)
 429         /* 440GP has a 64 byte burst length */
 430         out32 (EMAC_RX_HI_LO_WMARK, 0x80009000);
 431         out32 (EMAC_TXM1,           0xf8640000);
 432 #else /* CONFIG_440 */
 433         /* 405s have a 16 byte burst length */
 434         out32 (EMAC_RX_HI_LO_WMARK, 0x0f002000);
 435 #endif /* CONFIG_440 */
 436
 437         /* Frame gap set */
 438         out32 (EMAC_I_FRAME_GAP_REG, 0x00000008);
 439
 440         if (first_init == 0) {
 441                 /*
 442                  * Connect interrupt service routines
 443                  */
 444                 irq_install_handler (VECNUM_EWU0, (interrupt_handler_t *) enetInt, NULL);
 445                 irq_install_handler (VECNUM_MS, (interrupt_handler_t *) enetInt, NULL);
 446                 irq_install_handler (VECNUM_MTE, (interrupt_handler_t *) enetInt, NULL);
 447                 irq_install_handler (VECNUM_MRE, (interrupt_handler_t *) enetInt, NULL);
 448                 irq_install_handler (VECNUM_TXDE, (interrupt_handler_t *) enetInt, NULL);
 449                 irq_install_handler (VECNUM_RXDE, (interrupt_handler_t *) enetInt, NULL);
 450                 irq_install_handler (VECNUM_ETH0, (interrupt_handler_t *) enetInt, NULL);
 451         }
 452
 453         /* set up interrupt handler */
 454         /* setup interrupt controler to take interrupts from the MAL &
 455            EMAC */
 456         mtdcr (uicsr, 0xffffffff);      /* clear pending interrupts */
 457         mtdcr (uicer, mfdcr (uicer) | MAL_UIC_DEF | EMAC_UIC_DEF);
 458
 459         /* set the MAL IER ??? names may change with new spec ??? */
 460         mal_ier = MAL_IER_DE | MAL_IER_NE | MAL_IER_TE | MAL_IER_OPBE |
 461                 MAL_IER_PLBE;
 462         mtdcr (malesr, 0xffffffff);     /* clear pending interrupts */
 463         mtdcr (maltxdeir, 0xffffffff);  /* clear pending interrupts */
 464         mtdcr (malrxdeir, 0xffffffff);  /* clear pending interrupts */
 465         mtdcr (malier, mal_ier);
 466
 467         /* Set EMAC IER */
 468         emac_ier = EMAC_ISR_PTLE | EMAC_ISR_BFCS |
 469                 EMAC_ISR_PTLE | EMAC_ISR_ORE  | EMAC_ISR_IRE;
 470         if (speed == _100BASET)
 471                 emac_ier = emac_ier | EMAC_ISR_SYE;
 472
 473         out32 (EMAC_ISR, 0xffffffff);   /* clear pending interrupts */
 474         out32 (EMAC_IER, emac_ier);
 475
 476         mtmsr (msr);                            /* enable interrupts again */
 477
 478         bis_save = bis;
 479         first_init = 1;
 480
 481         return (0);
 482 }
 483
 484
 485 int eth_send (volatile void *ptr, int len)
 486 {
 487         struct enet_frame *ef_ptr;
 488         ulong time_start, time_now;
 489         unsigned long temp_txm0;
 490
 491         ef_ptr = (struct enet_frame *) ptr;
 492
 493         /*-----------------------------------------------------------------------+
 494          *  Copy in our address into the frame.
 495          *-----------------------------------------------------------------------*/
 496         (void) memcpy (ef_ptr->source_addr, emac_hwd_addr, ENET_ADDR_LENGTH);
 497
 498         /*-----------------------------------------------------------------------+
 499          * If frame is too long or too short, modify length.
 500          *-----------------------------------------------------------------------*/
 501         if (len > ENET_MAX_MTU)
 502                 len = ENET_MAX_MTU;
 503
 504         /*   memcpy ((void *) &tx_buff[tx_slot], (const void *) ptr, len); */
 505         memcpy ((void *) txbuf_ptr, (const void *) ptr, len);
 506
 507         /*-----------------------------------------------------------------------+
 508          * set TX Buffer busy, and send it
 509          *-----------------------------------------------------------------------*/
 510         tx[tx_slot].ctrl = (MAL_TX_CTRL_LAST |
 511                             EMAC_TX_CTRL_GFCS | EMAC_TX_CTRL_GP) &
 512                 ~(EMAC_TX_CTRL_ISA | EMAC_TX_CTRL_RSA);
 513         if ((NUM_TX_BUFF - 1) == tx_slot)
 514                 tx[tx_slot].ctrl |= MAL_TX_CTRL_WRAP;
 515
 516         tx[tx_slot].data_len = (short) len;
 517         tx[tx_slot].ctrl |= MAL_TX_CTRL_READY;
 518
 519     __asm__ volatile ("eieio");
 520         out32 (EMAC_TXM0, in32 (EMAC_TXM0) | EMAC_TXM0_GNP0);
 521 #ifdef INFO_405_ENET
 522         packetSent++;
 523 #endif
 524
 525         /*-----------------------------------------------------------------------+
 526          * poll unitl the packet is sent and then make sure it is OK
 527          *-----------------------------------------------------------------------*/
 528         time_start = get_timer (0);
 529         while (1) {
 530                 temp_txm0 = in32 (EMAC_TXM0);
 531                 /* loop until either TINT turns on or 3 seconds elapse */
 532                 if ((temp_txm0 & EMAC_TXM0_GNP0) != 0) {
 533                         /* transmit is done, so now check for errors
 534                          * If there is an error, an interrupt should
 535                          * happen when we return
 536                          */
 537                         time_now = get_timer (0);
 538                         if ((time_now - time_start) > 3000) {
 539                                 return (-1);
 540                         }
 541                 } else {
 542                         return (0);
 543                 }
 544         }
 545 }
 546
 547
 548 #if defined(CONFIG_440)
 549 /*-----------------------------------------------------------------------------+
 550 | EnetInt.
 551 | EnetInt is the interrupt handler.  It will determine the
 552 | cause of the interrupt and call the apporpriate servive
 553 | routine.
 554 +-----------------------------------------------------------------------------*/
 555 int enetInt ()
 556 {
 557         int serviced;
 558         int rc = -1;                            /* default to not us */
 559         unsigned long mal_isr;
 560         unsigned long emac_isr = 0;
 561         unsigned long mal_rx_eob;
 562         unsigned long my_uic0msr, my_uic1msr;
 563
 564         /* enter loop that stays in interrupt code until nothing to service */
 565         do {
 566                 serviced = 0;
 567
 568                 my_uic0msr = mfdcr (uic0msr);
 569                 my_uic1msr = mfdcr (uic1msr);
 570
 571                 if (!(my_uic0msr & UIC_MRE)
 572                     && !(my_uic1msr & (UIC_ETH0 | UIC_MS | UIC_MTDE | UIC_MRDE))) {
 573                         /* not for us */
 574                         return (rc);
 575                 }
 576
 577                 /* get and clear controller status interrupts */
 578                 /* look at Mal and EMAC interrupts */
 579                 if ((my_uic0msr & UIC_MRE)
 580                     || (my_uic1msr & (UIC_MS | UIC_MTDE | UIC_MRDE))) {
 581                         /* we have a MAL interrupt */
 582                         mal_isr = mfdcr (malesr);
 583                         /* look for mal error */
 584                         if (my_uic1msr & (UIC_MS | UIC_MTDE | UIC_MRDE)) {
 585                                 mal_err (mal_isr, my_uic0msr, MAL_UIC_DEF, MAL_UIC_ERR);
 586                                 serviced = 1;
 587                                 rc = 0;
 588                         }
 589                 }
 590                 if (UIC_ETH0 & my_uic1msr) {    /* look for EMAC errors */
 591                         emac_isr = in32 (EMAC_ISR);
 592                         if ((emac_ier & emac_isr) != 0) {
 593                                 emac_err (emac_isr);
 594                                 serviced = 1;
 595                                 rc = 0;
 596                         }
 597                 }
 598                 if ((emac_ier & emac_isr)
 599                     || (my_uic1msr & (UIC_MS | UIC_MTDE | UIC_MRDE))) {
 600                         mtdcr (uic0sr, UIC_MRE); /* Clear */
 601                         mtdcr (uic1sr, UIC_ETH0 | UIC_MS | UIC_MTDE | UIC_MRDE); /* Clear */
 602                         return (rc);            /* we had errors so get out */
 603                 }
 604
 605                 /* handle MAL RX EOB  interupt from a receive */
 606                 /* check for EOB on valid channels            */
 607                 if (my_uic0msr & UIC_MRE) {
 608                         mal_rx_eob = mfdcr (malrxeobisr);
 609                         if ((mal_rx_eob & 0x80000000) != 0) {   /* call emac routine for channel 0 */
 610                                 /* clear EOB
 611                                    mtdcr(malrxeobisr, mal_rx_eob); */
 612                                 enet_rcv (emac_isr);
 613                                 /* indicate that we serviced an interrupt */
 614                                 serviced = 1;
 615                                 rc = 0;
 616                         }
 617                 }
 618                 mtdcr (uic0sr, UIC_MRE); /* Clear */
 619                 mtdcr (uic1sr, UIC_ETH0 | UIC_MS | UIC_MTDE | UIC_MRDE); /* Clear */
 620         } while (serviced);
 621
 622         return (rc);
 623 }
 624 #else /* CONFIG_440 */
 625 /*-----------------------------------------------------------------------------+
 626  * EnetInt.
 627  * EnetInt is the interrupt handler.  It will determine the
 628  * cause of the interrupt and call the apporpriate servive
 629  * routine.
 630  *-----------------------------------------------------------------------------*/
 631 int enetInt ()
 632 {
 633         int serviced;
 634         int rc = -1;                            /* default to not us */
 635         unsigned long mal_isr;
 636         unsigned long emac_isr = 0;
 637         unsigned long mal_rx_eob;
 638         unsigned long my_uicmsr;
 639
 640         /* enter loop that stays in interrupt code until nothing to service */
 641         do {
 642                 serviced = 0;
 643
 644                 my_uicmsr = mfdcr (uicmsr);
 645                 if ((my_uicmsr & (MAL_UIC_DEF | EMAC_UIC_DEF)) == 0) {  /* not for us */
 646                         return (rc);
 647                 }
 648
 649
 650                 /* get and clear controller status interrupts */
 651                 /* look at Mal and EMAC interrupts */
 652                 if ((MAL_UIC_DEF & my_uicmsr) != 0) {   /* we have a MAL interrupt */
 653                         mal_isr = mfdcr (malesr);
 654                         /* look for mal error */
 655                         if ((my_uicmsr & MAL_UIC_ERR) != 0) {
 656                                 mal_err (mal_isr, my_uicmsr, MAL_UIC_DEF, MAL_UIC_ERR);
 657                                 serviced = 1;
 658                                 rc = 0;
 659                         }
 660                 }
 661                 if ((EMAC_UIC_DEF & my_uicmsr) != 0) {  /* look for EMAC errors */
 662                         emac_isr = in32 (EMAC_ISR);
 663                         if ((emac_ier & emac_isr) != 0) {
 664                                 emac_err (emac_isr);
 665                                 serviced = 1;
 666                                 rc = 0;
 667                         }
 668                 }
 669                 if (((emac_ier & emac_isr) != 0) | ((MAL_UIC_ERR & my_uicmsr) != 0)) {
 670                         mtdcr (uicsr, MAL_UIC_DEF | EMAC_UIC_DEF); /* Clear */
 671                         return (rc);            /* we had errors so get out */
 672                 }
 673
 674
 675                 /* handle MAL RX EOB  interupt from a receive */
 676                 /* check for EOB on valid channels            */
 677                 if ((my_uicmsr & UIC_MAL_RXEOB) != 0) {
 678                         mal_rx_eob = mfdcr (malrxeobisr);
 679                         if ((mal_rx_eob & 0x80000000) != 0) {   /* call emac routine for channel 0 */
 680                                 /* clear EOB
 681                                    mtdcr(malrxeobisr, mal_rx_eob); */
 682                                 enet_rcv (emac_isr);
 683                                 /* indicate that we serviced an interrupt */
 684                                 serviced = 1;
 685                                 rc = 0;
 686                         }
 687                 }
 688                 mtdcr (uicsr, MAL_UIC_DEF | EMAC_UIC_DEF);      /* Clear */
 689         }
 690         while (serviced);
 691
 692         return (rc);
 693 }
 694 #endif /* CONFIG_440 */
 695
 696 /*-----------------------------------------------------------------------------+
 697  *  MAL Error Routine
 698  *-----------------------------------------------------------------------------*/
 699 void mal_err (unsigned long isr, unsigned long uic, unsigned long maldef,
 700               unsigned long mal_errr)
 701 {
 702         mtdcr (malesr, isr);            /* clear interrupt */
 703
 704         /* clear DE interrupt */
 705         mtdcr (maltxdeir, 0xC0000000);
 706         mtdcr (malrxdeir, 0x80000000);
 707
 708 #if 1   /*sr */
 709         printf ("\nMAL error occured.... ISR = %lx UIC = = %lx  MAL_DEF = %lx  MAL_ERR= %lx \n",
 710                 isr, uic, maldef, mal_errr);
 711 #else
 712 #if 0
 713         /*
 714          * MAL error is RX DE error (out of rx buffers)! This is OK here, upon
 715          * many incoming packets with only 4 rx buffers.
 716          */
 717         printf ("M");                   /* just to see something upon mal error */
 718 #endif
 719 #endif  /*sr */
 720
 721         eth_init (bis_save);            /* start again... */
 722 }
 723
 724 /*-----------------------------------------------------------------------------+
 725  *  EMAC Error Routine
 726  *-----------------------------------------------------------------------------*/
 727 void emac_err (unsigned long isr)
 728 {
 729         printf ("EMAC error occured.... ISR = %lx\n", isr);
 730         out32 (EMAC_ISR, isr);
 731 }
 732
 733 /*-----------------------------------------------------------------------------+
 734  *  enet_rcv() handles the ethernet receive data
 735  *-----------------------------------------------------------------------------*/
 736 static void enet_rcv (unsigned long malisr)
 737 {
 738         struct enet_frame *ef_ptr;
 739         unsigned long data_len;
 740         unsigned long rx_eob_isr;
 741
 742         int handled = 0;
 743         int i;
 744         int loop_count = 0;
 745
 746         rx_eob_isr = mfdcr (malrxeobisr);
 747         if ((0x80000000 >> (EMAC_RXCHL - 1)) & rx_eob_isr) {
 748                 /* clear EOB */
 749                 mtdcr (malrxeobisr, rx_eob_isr);
 750
 751                 /* EMAC RX done */
 752                 while (1) {                             /* do all */
 753                         i = rx_slot;
 754
 755                         if ((MAL_RX_CTRL_EMPTY & rx[i].ctrl)
 756                             || (loop_count >= NUM_RX_BUFF))
 757                                 break;
 758                         loop_count++;
 759                         rx_slot++;
 760                         if (NUM_RX_BUFF == rx_slot)
 761                                 rx_slot = 0;
 762                         handled++;
 763                         data_len = (unsigned long) rx[i].data_len;      /* Get len */
 764                         if (data_len) {
 765                                 if (data_len > ENET_MAX_MTU)    /* Check len */
 766                                         data_len = 0;
 767                                 else {
 768                                         if (EMAC_RX_ERRORS & rx[i].ctrl) {      /* Check Errors */
 769                                                 data_len = 0;
 770                                                 stats.rx_err_log[rx_err_index] = rx[i].ctrl;
 771                                                 rx_err_index++;
 772                                                 if (rx_err_index == MAX_ERR_LOG)
 773                                                         rx_err_index = 0;
 774                                         }       /* emac_erros         */
 775                                 }               /* data_len < max mtu */
 776                         }                       /* if data_len        */
 777                         if (!data_len) {        /* no data */
 778                                 rx[i].ctrl |= MAL_RX_CTRL_EMPTY;        /* Free Recv Buffer */
 779
 780                                 stats.emac.data_len_err++;      /* Error at Rx */
 781                         }
 782
 783                         /* !data_len */
 784                         /* AS.HARNOIS */
 785                         /* Check if user has already eaten buffer */
 786                         /* if not => ERROR */
 787                         else if (rx_ready[rx_i_index] != -1) {
 788                                 if (is_receiving)
 789                                         printf ("ERROR : Receive buffers are full!\n");
 790                                 break;
 791                         } else {
 792                                 stats.emac.rx_frames++;
 793                                 stats.emac.rx += data_len;
 794                                 ef_ptr = (struct enet_frame *) rx[i].data_ptr;
 795 #ifdef INFO_405_ENET
 796                                 packetReceived++;
 797 #endif
 798                                 /* AS.HARNOIS
 799                                  * use ring buffer
 800                                  */
 801                                 rx_ready[rx_i_index] = i;
 802                                 rx_i_index++;
 803                                 if (NUM_RX_BUFF == rx_i_index)
 804                                         rx_i_index = 0;
 805
 806                                 /* printf("X");  /|* test-only *|/ */
 807
 808                                 /*  AS.HARNOIS
 809                                  * free receive buffer only when
 810                                  * buffer has been handled (eth_rx)
 811                                  rx[i].ctrl |= MAL_RX_CTRL_EMPTY;
 812                                 */
 813                         }                       /* if data_len */
 814                 }                               /* while */
 815         }                                       /* if EMACK_RXCHL */
 816 }
 817
 818
 819 int eth_rx (void)
 820 {
 821         int length;
 822         int user_index;
 823         unsigned long msr;
 824
 825         is_receiving = 1;                       /* tell driver */
 826
 827         for (;;) {
 828                 /* AS.HARNOIS
 829                  * use ring buffer and
 830                  * get index from rx buffer desciptor queue
 831                  */
 832                 user_index = rx_ready[rx_u_index];
 833                 if (user_index == -1) {
 834                         length = -1;
 835                         break;  /* nothing received - leave for() loop */
 836                 }
 837
 838                 msr = mfmsr ();
 839                 mtmsr (msr & ~(MSR_EE));
 840
 841                 length = rx[user_index].data_len;
 842
 843                 /* Pass the packet up to the protocol layers. */
 844                 /*       NetReceive(NetRxPackets[rxIdx], length - 4); */
 845                 /*       NetReceive(NetRxPackets[i], length); */
 846                 NetReceive (NetRxPackets[user_index], length - 4);
 847                 /* Free Recv Buffer */
 848                 rx[user_index].ctrl |= MAL_RX_CTRL_EMPTY;
 849                 /* Free rx buffer descriptor queue */
 850                 rx_ready[rx_u_index] = -1;
 851                 rx_u_index++;
 852                 if (NUM_RX_BUFF == rx_u_index)
 853                         rx_u_index = 0;
 854
 855 #ifdef INFO_405_ENET
 856                 packetHandled++;
 857 #endif
 858
 859                 mtmsr (msr);                    /* Enable IRQ's */
 860         }
 861
 862         is_receiving = 0;                       /* tell driver */
 863
 864         return length;
 865 }
 866
 867 #endif  /* CONFIG_405GP */