cpu/ppc4xx/start.S

   1 /*
   2  *  Copyright (C) 1998  Dan Malek <dmalek@jlc.net>
   3  *  Copyright (C) 1999  Magnus Damm <kieraypc01.p.y.kie.era.ericsson.se>
   4  *  Copyright (C) 2000,2001,2002 Wolfgang Denk <wd@denx.de>
   5  *  Copyright (C) 2007 Stefan Roese <sr@denx.de>, DENX Software Engineering
   6  *
   7  * See file CREDITS for list of people who contributed to this
   8  * project.
   9  *
  10  * This program is free software; you can redistribute it and/or
  11  * modify it under the terms of the GNU General Public License as
  12  * published by the Free Software Foundation; either version 2 of
  13  * the License, or (at your option) any later version.
  14  *
  15  * This program is distributed in the hope that it will be useful,
  16  * but WITHOUT ANY WARRANTY; without even the implied warranty of
  17  * MERCHANTABILITY or FITNESS FOR A PARTICULAR PURPOSE.  See the
  18  * GNU General Public License for more details.
  19  *
  20  * You should have received a copy of the GNU General Public License
  21  * along with this program; if not, write to the Free Software
  22  * Foundation, Inc., 59 Temple Place, Suite 330, Boston,
  23  * MA 02111-1307 USA
  24  */
  25 /*------------------------------------------------------------------------------+
  26  *
  27  *       This source code has been made available to you by IBM on an AS-IS
  28  *       basis.  Anyone receiving this source is licensed under IBM
  29  *       copyrights to use it in any way he or she deems fit, including
  30  *       copying it, modifying it, compiling it, and redistributing it either
  31  *       with or without modifications.  No license under IBM patents or
  32  *       patent applications is to be implied by the copyright license.
  33  *
  34  *       Any user of this software should understand that IBM cannot provide
  35  *       technical support for this software and will not be responsible for
  36  *       any consequences resulting from the use of this software.
  37  *
  38  *       Any person who transfers this source code or any derivative work
  39  *       must include the IBM copyright notice, this paragraph, and the
  40  *       preceding two paragraphs in the transferred software.
  41  *
  42  *       COPYRIGHT   I B M   CORPORATION 1995
  43  *       LICENSED MATERIAL  -  PROGRAM PROPERTY OF I B M
  44  *-------------------------------------------------------------------------------
  45  */
  46
  47 /*  U-Boot - Startup Code for AMCC 4xx PowerPC based Embedded Boards
  48  *
  49  *
  50  *  The processor starts at 0xfffffffc and the code is executed
  51  *  from flash/rom.
  52  *  in memory, but as long we don't jump around before relocating.
  53  *  board_init lies at a quite high address and when the cpu has
  54  *  jumped there, everything is ok.
  55  *  This works because the cpu gives the FLASH (CS0) the whole
  56  *  address space at startup, and board_init lies as a echo of
  57  *  the flash somewhere up there in the memorymap.
  58  *
  59  *  board_init will change CS0 to be positioned at the correct
  60  *  address and (s)dram will be positioned at address 0
  61  */
  62 #include <config.h>
  63 #include <ppc4xx.h>
  64 #include <version.h>
  65
  66 #define _LINUX_CONFIG_H 1       /* avoid reading Linux autoconf.h file  */
  67
  68 #include <ppc_asm.tmpl>
  69 #include <ppc_defs.h>
  70
  71 #include <asm/cache.h>
  72 #include <asm/mmu.h>
  73
  74 #ifndef  CONFIG_IDENT_STRING
  75 #define  CONFIG_IDENT_STRING ""
  76 #endif
  77
  78 #ifdef CFG_INIT_DCACHE_CS
  79 # if (CFG_INIT_DCACHE_CS == 0)
  80 #  define PBxAP pb0ap
  81 #  define PBxCR pb0cr
  82 # endif
  83 # if (CFG_INIT_DCACHE_CS == 1)
  84 #  define PBxAP pb1ap
  85 #  define PBxCR pb1cr
  86 # endif
  87 # if (CFG_INIT_DCACHE_CS == 2)
  88 #  define PBxAP pb2ap
  89 #  define PBxCR pb2cr
  90 # endif
  91 # if (CFG_INIT_DCACHE_CS == 3)
  92 #  define PBxAP pb3ap
  93 #  define PBxCR pb3cr
  94 # endif
  95 # if (CFG_INIT_DCACHE_CS == 4)
  96 #  define PBxAP pb4ap
  97 #  define PBxCR pb4cr
  98 # endif
  99 # if (CFG_INIT_DCACHE_CS == 5)
 100 #  define PBxAP pb5ap
 101 #  define PBxCR pb5cr
 102 # endif
 103 # if (CFG_INIT_DCACHE_CS == 6)
 104 #  define PBxAP pb6ap
 105 #  define PBxCR pb6cr
 106 # endif
 107 # if (CFG_INIT_DCACHE_CS == 7)
 108 #  define PBxAP pb7ap
 109 #  define PBxCR pb7cr
 110 # endif
 111 #endif /* CFG_INIT_DCACHE_CS */
 112
 113 #define function_prolog(func_name)      .text; \
 114                                         .align 2; \
 115                                         .globl func_name; \
 116                                         func_name:
 117 #define function_epilog(func_name)      .type func_name,@function; \
 118                                         .size func_name,.-func_name
 119
 120 /* We don't want the  MMU yet.
 121 */
 122 #undef  MSR_KERNEL
 123 #define MSR_KERNEL ( MSR_ME  )  /* Machine Check */
 124
 125
 126         .extern ext_bus_cntlr_init
 127         .extern sdram_init
 128 #ifdef CONFIG_NAND_U_BOOT
 129         .extern reconfig_tlb0
 130 #endif
 131
 132 /*
 133  * Set up GOT: Global Offset Table
 134  *
 135  * Use r14 to access the GOT
 136  */
 137 #if !defined(CONFIG_NAND_SPL)
 138         START_GOT
 139         GOT_ENTRY(_GOT2_TABLE_)
 140         GOT_ENTRY(_FIXUP_TABLE_)
 141
 142         GOT_ENTRY(_start)
 143         GOT_ENTRY(_start_of_vectors)
 144         GOT_ENTRY(_end_of_vectors)
 145         GOT_ENTRY(transfer_to_handler)
 146
 147         GOT_ENTRY(__init_end)
 148         GOT_ENTRY(_end)
 149         GOT_ENTRY(__bss_start)
 150         END_GOT
 151 #endif /* CONFIG_NAND_SPL */
 152
 153 #if defined(CONFIG_NAND_U_BOOT) && !defined(CONFIG_NAND_SPL)
 154         /*
 155          * NAND U-Boot image is started from offset 0
 156          */
 157         .text
 158 #if defined(CONFIG_440)
 159         bl      reconfig_tlb0
 160 #endif
 161         GET_GOT
 162         bl      cpu_init_f      /* run low-level CPU init code     (from Flash) */
 163         bl      board_init_f
 164 #endif
 165
 166 /*
 167  * 440 Startup -- on reset only the top 4k of the effective
 168  * address space is mapped in by an entry in the instruction
 169  * and data shadow TLB. The .bootpg section is located in the
 170  * top 4k & does only what's necessary to map in the the rest
 171  * of the boot rom. Once the boot rom is mapped in we can
 172  * proceed with normal startup.
 173  *
 174  * NOTE: CS0 only covers the top 2MB of the effective address
 175  * space after reset.
 176  */
 177
 178 #if defined(CONFIG_440)
 179 #if !defined(CONFIG_NAND_SPL)
 180     .section .bootpg,"ax"
 181 #endif
 182     .globl _start_440
 183
 184 /**************************************************************************/
 185 _start_440:
 186         /*--------------------------------------------------------------------+
 187         | 440EPX BUP Change - Hardware team request
 188         +--------------------------------------------------------------------*/
 189 #if defined(CONFIG_440EPX) || defined(CONFIG_440GRX)
 190         sync
 191         nop
 192         nop
 193 #endif
 194         /*----------------------------------------------------------------+
 195         | Core bug fix.  Clear the esr
 196         +-----------------------------------------------------------------*/
 197         li      r0,0
 198         mtspr   esr,r0
 199         /*----------------------------------------------------------------*/
 200         /* Clear and set up some registers. */
 201         /*----------------------------------------------------------------*/
 202         iccci   r0,r0           /* NOTE: operands not used for 440 */
 203         dccci   r0,r0           /* NOTE: operands not used for 440 */
 204         sync
 205         li      r0,0
 206         mtspr   srr0,r0
 207         mtspr   srr1,r0
 208         mtspr   csrr0,r0
 209         mtspr   csrr1,r0
 210         /* NOTE: 440GX adds machine check status regs */
 211 #if defined(CONFIG_440) && !defined(CONFIG_440GP)
 212         mtspr   mcsrr0,r0
 213         mtspr   mcsrr1,r0
 214         mfspr   r1,mcsr
 215         mtspr   mcsr,r1
 216 #endif
 217
 218         /*----------------------------------------------------------------*/
 219         /* CCR0 init */
 220         /*----------------------------------------------------------------*/
 221         /* Disable store gathering & broadcast, guarantee inst/data
 222         * cache block touch, force load/store alignment
 223         * (see errata 1.12: 440_33)
 224         */
 225         lis     r1,0x0030       /* store gathering & broadcast disable */
 226         ori     r1,r1,0x6000    /* cache touch */
 227         mtspr   ccr0,r1
 228
 229         /*----------------------------------------------------------------*/
 230         /* Initialize debug */
 231         /*----------------------------------------------------------------*/
 232         mfspr   r1,dbcr0
 233         andis.  r1, r1, 0x8000  /* test DBCR0[EDM] bit                  */
 234         bne     skip_debug_init /* if set, don't clear debug register   */
 235         mtspr   dbcr0,r0
 236         mtspr   dbcr1,r0
 237         mtspr   dbcr2,r0
 238         mtspr   iac1,r0
 239         mtspr   iac2,r0
 240         mtspr   iac3,r0
 241         mtspr   dac1,r0
 242         mtspr   dac2,r0
 243         mtspr   dvc1,r0
 244         mtspr   dvc2,r0
 245
 246         mfspr   r1,dbsr
 247         mtspr   dbsr,r1         /* Clear all valid bits */
 248 skip_debug_init:
 249
 250 #if defined (CONFIG_440SPE)
 251         /*----------------------------------------------------------------+
 252         | Initialize Core Configuration Reg1.
 253         | a. ICDPEI: Record even parity. Normal operation.
 254         | b. ICTPEI: Record even parity. Normal operation.
 255         | c. DCTPEI: Record even parity. Normal operation.
 256         | d. DCDPEI: Record even parity. Normal operation.
 257         | e. DCUPEI: Record even parity. Normal operation.
 258         | f. DCMPEI: Record even parity. Normal operation.
 259         | g. FCOM:   Normal operation
 260         | h. MMUPEI: Record even parity. Normal operation.
 261         | i. FFF:    Flush only as much data as necessary.
 262         | j. TCS:    Timebase increments from CPU clock.
 263         +-----------------------------------------------------------------*/
 264         li      r0,0
 265         mtspr   ccr1, r0
 266
 267         /*----------------------------------------------------------------+
 268         | Reset the timebase.
 269         | The previous write to CCR1 sets the timebase source.
 270         +-----------------------------------------------------------------*/
 271         mtspr   tbl, r0
 272         mtspr   tbu, r0
 273 #endif
 274
 275         /*----------------------------------------------------------------*/
 276         /* Setup interrupt vectors */
 277         /*----------------------------------------------------------------*/
 278         mtspr   ivpr,r0         /* Vectors start at 0x0000_0000 */
 279         li      r1,0x0100
 280         mtspr   ivor0,r1        /* Critical input */
 281         li      r1,0x0200
 282         mtspr   ivor1,r1        /* Machine check */
 283         li      r1,0x0300
 284         mtspr   ivor2,r1        /* Data storage */
 285         li      r1,0x0400
 286         mtspr   ivor3,r1        /* Instruction storage */
 287         li      r1,0x0500
 288         mtspr   ivor4,r1        /* External interrupt */
 289         li      r1,0x0600
 290         mtspr   ivor5,r1        /* Alignment */
 291         li      r1,0x0700
 292         mtspr   ivor6,r1        /* Program check */
 293         li      r1,0x0800
 294         mtspr   ivor7,r1        /* Floating point unavailable */
 295         li      r1,0x0c00
 296         mtspr   ivor8,r1        /* System call */
 297         li      r1,0x0a00
 298         mtspr   ivor9,r1        /* Auxiliary Processor unavailable */
 299         li      r1,0x0900
 300         mtspr   ivor10,r1       /* Decrementer */
 301         li      r1,0x1300
 302         mtspr   ivor13,r1       /* Data TLB error */
 303         li      r1,0x1400
 304         mtspr   ivor14,r1       /* Instr TLB error */
 305         li      r1,0x2000
 306         mtspr   ivor15,r1       /* Debug */
 307
 308         /*----------------------------------------------------------------*/
 309         /* Configure cache regions  */
 310         /*----------------------------------------------------------------*/
 311         mtspr   inv0,r0
 312         mtspr   inv1,r0
 313         mtspr   inv2,r0
 314         mtspr   inv3,r0
 315         mtspr   dnv0,r0
 316         mtspr   dnv1,r0
 317         mtspr   dnv2,r0
 318         mtspr   dnv3,r0
 319         mtspr   itv0,r0
 320         mtspr   itv1,r0
 321         mtspr   itv2,r0
 322         mtspr   itv3,r0
 323         mtspr   dtv0,r0
 324         mtspr   dtv1,r0
 325         mtspr   dtv2,r0
 326         mtspr   dtv3,r0
 327
 328         /*----------------------------------------------------------------*/
 329         /* Cache victim limits */
 330         /*----------------------------------------------------------------*/
 331         /* floors 0, ceiling max to use the entire cache -- nothing locked
 332         */
 333         lis     r1,0x0001
 334         ori     r1,r1,0xf800
 335         mtspr   ivlim,r1
 336         mtspr   dvlim,r1
 337
 338         /*----------------------------------------------------------------+
 339         |Initialize MMUCR[STID] = 0.
 340         +-----------------------------------------------------------------*/
 341         mfspr   r0,mmucr
 342         addis   r1,0,0xFFFF
 343         ori     r1,r1,0xFF00
 344         and     r0,r0,r1
 345         mtspr   mmucr,r0
 346
 347         /*----------------------------------------------------------------*/
 348         /* Clear all TLB entries -- TID = 0, TS = 0 */
 349         /*----------------------------------------------------------------*/
 350         addis   r0,0,0x0000
 351         li      r1,0x003f       /* 64 TLB entries */
 352         mtctr   r1
 353 rsttlb: tlbwe   r0,r1,0x0000    /* Invalidate all entries (V=0)*/
 354         tlbwe   r0,r1,0x0001
 355         tlbwe   r0,r1,0x0002
 356         subi    r1,r1,0x0001
 357         bdnz    rsttlb
 358
 359         /*----------------------------------------------------------------*/
 360         /* TLB entry setup -- step thru tlbtab */
 361         /*----------------------------------------------------------------*/
 362 #if defined(CONFIG_440SPE)
 363         /*----------------------------------------------------------------*/
 364         /* We have different TLB tables for revA and rev B of 440SPe */
 365         /*----------------------------------------------------------------*/
 366         mfspr   r1, PVR
 367         lis     r0,0x5342
 368         ori     r0,r0,0x1891
 369         cmpw    r7,r1,r0
 370         bne     r7,..revA
 371         bl      tlbtabB
 372         b       ..goon
 373 ..revA:
 374         bl      tlbtabA
 375 ..goon:
 376 #else
 377         bl      tlbtab          /* Get tlbtab pointer */
 378 #endif
 379         mr      r5,r0
 380         li      r1,0x003f       /* 64 TLB entries max */
 381         mtctr   r1
 382         li      r4,0            /* TLB # */
 383
 384         addi    r5,r5,-4
 385 1:      lwzu    r0,4(r5)
 386         cmpwi   r0,0
 387         beq     2f              /* 0 marks end */
 388         lwzu    r1,4(r5)
 389         lwzu    r2,4(r5)
 390         tlbwe   r0,r4,0         /* TLB Word 0 */
 391         tlbwe   r1,r4,1         /* TLB Word 1 */
 392         tlbwe   r2,r4,2         /* TLB Word 2 */
 393         addi    r4,r4,1         /* Next TLB */
 394         bdnz    1b
 395
 396         /*----------------------------------------------------------------*/
 397         /* Continue from 'normal' start */
 398         /*----------------------------------------------------------------*/
 399 2:
 400
 401 #if defined(CONFIG_NAND_SPL)
 402 #if defined(CONFIG_440EPX) || defined(CONFIG_440GRX)
 403         /*
 404          * Enable internal SRAM (only on 440EPx/GRx, 440EP/GR have no OCM)
 405          */
 406         lis     r2,0x7fff
 407         ori     r2,r2,0xffff
 408         mfdcr   r1,isram0_dpc
 409         and     r1,r1,r2                /* Disable parity check */
 410         mtdcr   isram0_dpc,r1
 411         mfdcr   r1,isram0_pmeg
 412         and     r1,r1,r2                /* Disable pwr mgmt */
 413         mtdcr   isram0_pmeg,r1
 414 #endif
 415 #if defined(CONFIG_440EP)
 416         /*
 417          * On 440EP with no internal SRAM, we setup SDRAM very early
 418          * and copy the NAND_SPL to SDRAM and jump to it
 419          */
 420         /* Clear Dcache to use as RAM */
 421         addis   r3,r0,CFG_INIT_RAM_ADDR@h
 422         ori     r3,r3,CFG_INIT_RAM_ADDR@l
 423         addis   r4,r0,CFG_INIT_RAM_END@h
 424         ori     r4,r4,CFG_INIT_RAM_END@l
 425         rlwinm. r5,r4,0,27,31
 426         rlwinm  r5,r4,27,5,31
 427         beq     ..d_ran3
 428         addi    r5,r5,0x0001
 429 ..d_ran3:
 430         mtctr   r5
 431 ..d_ag3:
 432         dcbz    r0,r3
 433         addi    r3,r3,32
 434         bdnz    ..d_ag3
 435         /*----------------------------------------------------------------*/
 436         /* Setup the stack in internal SRAM */
 437         /*----------------------------------------------------------------*/
 438         lis     r1,CFG_INIT_RAM_ADDR@h
 439         ori     r1,r1,CFG_INIT_SP_OFFSET@l
 440         li      r0,0
 441         stwu    r0,-4(r1)
 442         stwu    r0,-4(r1)               /* Terminate call chain */
 443
 444         stwu    r1,-8(r1)               /* Save back chain and move SP */
 445         lis     r0,RESET_VECTOR@h       /* Address of reset vector */
 446         ori     r0,r0, RESET_VECTOR@l
 447         stwu    r1,-8(r1)               /* Save back chain and move SP */
 448         stw     r0,+12(r1)              /* Save return addr (underflow vect) */
 449         sync
 450         bl      early_sdram_init
 451         sync
 452 #endif /* CONFIG_440EP */
 453
 454         /*
 455          * Copy SPL from cache into internal SRAM
 456          */
 457         li      r4,(CFG_NAND_BOOT_SPL_SIZE >> 2) - 1
 458         mtctr   r4
 459         lis     r2,CFG_NAND_BOOT_SPL_SRC@h
 460         ori     r2,r2,CFG_NAND_BOOT_SPL_SRC@l
 461         lis     r3,CFG_NAND_BOOT_SPL_DST@h
 462         ori     r3,r3,CFG_NAND_BOOT_SPL_DST@l
 463 spl_loop:
 464         lwzu    r4,4(r2)
 465         stwu    r4,4(r3)
 466         bdnz    spl_loop
 467
 468         /*
 469          * Jump to code in RAM
 470          */
 471         bl      00f
 472 00:     mflr    r10
 473         lis     r3,(CFG_NAND_BOOT_SPL_SRC - CFG_NAND_BOOT_SPL_DST)@h
 474         ori     r3,r3,(CFG_NAND_BOOT_SPL_SRC - CFG_NAND_BOOT_SPL_DST)@l
 475         sub     r10,r10,r3
 476         addi    r10,r10,28
 477         mtlr    r10
 478         blr
 479
 480 start_ram:
 481         sync
 482         isync
 483 #endif /* CONFIG_NAND_SPL */
 484
 485         bl      3f
 486         b       _start
 487
 488 3:      li      r0,0
 489         mtspr   srr1,r0         /* Keep things disabled for now */
 490         mflr    r1
 491         mtspr   srr0,r1
 492         rfi
 493 #endif /* CONFIG_440 */
 494
 495 /*
 496  * r3 - 1st arg to board_init(): IMMP pointer
 497  * r4 - 2nd arg to board_init(): boot flag
 498  */
 499 #ifndef CONFIG_NAND_SPL
 500         .text
 501         .long   0x27051956              /* U-Boot Magic Number                  */
 502         .globl  version_string
 503 version_string:
 504         .ascii U_BOOT_VERSION
 505         .ascii " (", __DATE__, " - ", __TIME__, ")"
 506         .ascii CONFIG_IDENT_STRING, "\0"
 507
 508         . = EXC_OFF_SYS_RESET
 509         .globl  _start_of_vectors
 510 _start_of_vectors:
 511
 512 /* Critical input. */
 513         CRIT_EXCEPTION(0x100, CritcalInput, UnknownException)
 514
 515 #ifdef CONFIG_440
 516 /* Machine check */
 517         MCK_EXCEPTION(0x200, MachineCheck, MachineCheckException)
 518 #else
 519         CRIT_EXCEPTION(0x200, MachineCheck, MachineCheckException)
 520 #endif /* CONFIG_440 */
 521
 522 /* Data Storage exception. */
 523         STD_EXCEPTION(0x300, DataStorage, UnknownException)
 524
 525 /* Instruction Storage exception. */
 526         STD_EXCEPTION(0x400, InstStorage, UnknownException)
 527
 528 /* External Interrupt exception. */
 529         STD_EXCEPTION(0x500, ExtInterrupt, external_interrupt)
 530
 531 /* Alignment exception. */
 532         . = 0x600
 533 Alignment:
 534         EXCEPTION_PROLOG(SRR0, SRR1)
 535         mfspr   r4,DAR
 536         stw     r4,_DAR(r21)
 537         mfspr   r5,DSISR
 538         stw     r5,_DSISR(r21)
 539         addi    r3,r1,STACK_FRAME_OVERHEAD
 540         li      r20,MSR_KERNEL
 541         rlwimi  r20,r23,0,16,16         /* copy EE bit from saved MSR */
 542         lwz     r6,GOT(transfer_to_handler)
 543         mtlr    r6
 544         blrl
 545 .L_Alignment:
 546         .long   AlignmentException - _start + _START_OFFSET
 547         .long   int_return - _start + _START_OFFSET
 548
 549 /* Program check exception */
 550         . = 0x700
 551 ProgramCheck:
 552         EXCEPTION_PROLOG(SRR0, SRR1)
 553         addi    r3,r1,STACK_FRAME_OVERHEAD
 554         li      r20,MSR_KERNEL
 555         rlwimi  r20,r23,0,16,16         /* copy EE bit from saved MSR */
 556         lwz     r6,GOT(transfer_to_handler)
 557         mtlr    r6
 558         blrl
 559 .L_ProgramCheck:
 560         .long   ProgramCheckException - _start + _START_OFFSET
 561         .long   int_return - _start + _START_OFFSET
 562
 563 #ifdef CONFIG_440
 564         STD_EXCEPTION(0x800, FPUnavailable, UnknownException)
 565         STD_EXCEPTION(0x900, Decrementer, DecrementerPITException)
 566         STD_EXCEPTION(0xa00, APU, UnknownException)
 567 #endif
 568         STD_EXCEPTION(0xc00, SystemCall, UnknownException)
 569
 570 #ifdef CONFIG_440
 571         STD_EXCEPTION(0x1300, DataTLBError, UnknownException)
 572         STD_EXCEPTION(0x1400, InstructionTLBError, UnknownException)
 573 #else
 574         STD_EXCEPTION(0x1000, PIT, DecrementerPITException)
 575         STD_EXCEPTION(0x1100, InstructionTLBMiss, UnknownException)
 576         STD_EXCEPTION(0x1200, DataTLBMiss, UnknownException)
 577 #endif
 578         CRIT_EXCEPTION(0x2000, DebugBreakpoint, DebugException )
 579
 580         .globl  _end_of_vectors
 581 _end_of_vectors:
 582         . = _START_OFFSET
 583 #endif
 584         .globl  _start
 585 _start:
 586
 587 /*****************************************************************************/
 588 #if defined(CONFIG_440)
 589
 590         /*----------------------------------------------------------------*/
 591         /* Clear and set up some registers. */
 592         /*----------------------------------------------------------------*/
 593         li      r0,0x0000
 594         lis     r1,0xffff
 595         mtspr   dec,r0                  /* prevent dec exceptions */
 596         mtspr   tbl,r0                  /* prevent fit & wdt exceptions */
 597         mtspr   tbu,r0
 598         mtspr   tsr,r1                  /* clear all timer exception status */
 599         mtspr   tcr,r0                  /* disable all */
 600         mtspr   esr,r0                  /* clear exception syndrome register */
 601         mtxer   r0                      /* clear integer exception register */
 602
 603         /*----------------------------------------------------------------*/
 604         /* Debug setup -- some (not very good) ice's need an event*/
 605         /* to establish control :-( Define CFG_INIT_DBCR to the dbsr */
 606         /* value you need in this case 0x8cff 0000 should do the trick */
 607         /*----------------------------------------------------------------*/
 608 #if defined(CFG_INIT_DBCR)
 609         lis     r1,0xffff
 610         ori     r1,r1,0xffff
 611         mtspr   dbsr,r1                 /* Clear all status bits */
 612         lis     r0,CFG_INIT_DBCR@h
 613         ori     r0,r0,CFG_INIT_DBCR@l
 614         mtspr   dbcr0,r0
 615         isync
 616 #endif
 617
 618         /*----------------------------------------------------------------*/
 619         /* Setup the internal SRAM */
 620         /*----------------------------------------------------------------*/
 621         li      r0,0
 622
 623 #ifdef CFG_INIT_RAM_DCACHE
 624         /* Clear Dcache to use as RAM */
 625         addis   r3,r0,CFG_INIT_RAM_ADDR@h
 626         ori     r3,r3,CFG_INIT_RAM_ADDR@l
 627         addis   r4,r0,CFG_INIT_RAM_END@h
 628         ori     r4,r4,CFG_INIT_RAM_END@l
 629         rlwinm. r5,r4,0,27,31
 630         rlwinm  r5,r4,27,5,31
 631         beq     ..d_ran
 632         addi    r5,r5,0x0001
 633 ..d_ran:
 634         mtctr   r5
 635 ..d_ag:
 636         dcbz    r0,r3
 637         addi    r3,r3,32
 638         bdnz    ..d_ag
 639 #endif /* CFG_INIT_RAM_DCACHE */
 640
 641         /* 440EP & 440GR are only 440er PPC's without internal SRAM */
 642 #if !defined(CONFIG_440EP) && !defined(CONFIG_440GR)
 643         /* not all PPC's have internal SRAM usable as L2-cache */
 644 #if defined(CONFIG_440GX) || defined(CONFIG_440SP) || defined(CONFIG_440SPE)
 645         mtdcr   l2_cache_cfg,r0         /* Ensure L2 Cache is off */
 646 #endif
 647
 648         lis     r2,0x7fff
 649         ori     r2,r2,0xffff
 650         mfdcr   r1,isram0_dpc
 651         and     r1,r1,r2                /* Disable parity check */
 652         mtdcr   isram0_dpc,r1
 653         mfdcr   r1,isram0_pmeg
 654         and     r1,r1,r2                /* Disable pwr mgmt */
 655         mtdcr   isram0_pmeg,r1
 656
 657         lis     r1,0x8000               /* BAS = 8000_0000 */
 658 #if defined(CONFIG_440GX) || defined(CONFIG_440SP)
 659         ori     r1,r1,0x0980            /* first 64k */
 660         mtdcr   isram0_sb0cr,r1
 661         lis     r1,0x8001
 662         ori     r1,r1,0x0980            /* second 64k */
 663         mtdcr   isram0_sb1cr,r1
 664         lis     r1, 0x8002
 665         ori     r1,r1, 0x0980           /* third 64k */
 666         mtdcr   isram0_sb2cr,r1
 667         lis     r1, 0x8003
 668         ori     r1,r1, 0x0980           /* fourth 64k */
 669         mtdcr   isram0_sb3cr,r1
 670 #elif defined(CONFIG_440SPE)
 671         lis     r1,0x0000               /* BAS = 0000_0000 */
 672         ori     r1,r1,0x0984            /* first 64k */
 673         mtdcr   isram0_sb0cr,r1
 674         lis     r1,0x0001
 675         ori     r1,r1,0x0984            /* second 64k */
 676         mtdcr   isram0_sb1cr,r1
 677         lis     r1, 0x0002
 678         ori     r1,r1, 0x0984           /* third 64k */
 679         mtdcr   isram0_sb2cr,r1
 680         lis     r1, 0x0003
 681         ori     r1,r1, 0x0984           /* fourth 64k */
 682         mtdcr   isram0_sb3cr,r1
 683 #elif defined(CONFIG_440GP)
 684         ori     r1,r1,0x0380            /* 8k rw */
 685         mtdcr   isram0_sb0cr,r1
 686         mtdcr   isram0_sb1cr,r0         /* Disable bank 1 */
 687 #endif
 688 #endif /* #if !defined(CONFIG_440EP) && !defined(CONFIG_440GR) */
 689
 690         /*----------------------------------------------------------------*/
 691         /* Setup the stack in internal SRAM */
 692         /*----------------------------------------------------------------*/
 693         lis     r1,CFG_INIT_RAM_ADDR@h
 694         ori     r1,r1,CFG_INIT_SP_OFFSET@l
 695         li      r0,0
 696         stwu    r0,-4(r1)
 697         stwu    r0,-4(r1)               /* Terminate call chain */
 698
 699         stwu    r1,-8(r1)               /* Save back chain and move SP */
 700         lis     r0,RESET_VECTOR@h       /* Address of reset vector */
 701         ori     r0,r0, RESET_VECTOR@l
 702         stwu    r1,-8(r1)               /* Save back chain and move SP */
 703         stw     r0,+12(r1)              /* Save return addr (underflow vect) */
 704
 705 #ifdef CONFIG_NAND_SPL
 706         bl      nand_boot               /* will not return */
 707 #else
 708         GET_GOT
 709
 710         bl      cpu_init_f      /* run low-level CPU init code     (from Flash) */
 711         bl      board_init_f
 712 #endif
 713
 714 #endif /* CONFIG_440 */
 715
 716 /*****************************************************************************/
 717 #ifdef CONFIG_IOP480
 718         /*----------------------------------------------------------------------- */
 719         /* Set up some machine state registers. */
 720         /*----------------------------------------------------------------------- */
 721         addi    r0,r0,0x0000            /* initialize r0 to zero */
 722         mtspr   esr,r0                  /* clear Exception Syndrome Reg */
 723         mttcr   r0                      /* timer control register */
 724         mtexier r0                      /* disable all interrupts */
 725         addis   r4,r0,0xFFFF            /* set r4 to 0xFFFFFFFF (status in the */
 726         ori     r4,r4,0xFFFF            /* dbsr is cleared by setting bits to 1) */
 727         mtdbsr  r4                      /* clear/reset the dbsr */
 728         mtexisr r4                      /* clear all pending interrupts */
 729         addis   r4,r0,0x8000
 730         mtexier r4                      /* enable critical exceptions */
 731         addis   r4,r0,0x0000            /* assume 403GCX - enable core clk */
 732         ori     r4,r4,0x4020            /* dbling (no harm done on GA and GC */
 733         mtiocr  r4                      /* since bit not used) & DRC to latch */
 734                                         /* data bus on rising edge of CAS */
 735         /*----------------------------------------------------------------------- */
 736         /* Clear XER. */
 737         /*----------------------------------------------------------------------- */
 738         mtxer   r0
 739         /*----------------------------------------------------------------------- */
 740         /* Invalidate i-cache and d-cache TAG arrays. */
 741         /*----------------------------------------------------------------------- */
 742         addi    r3,0,1024               /* 1/4 of I-cache size, half of D-cache */
 743         addi    r4,0,1024               /* 1/4 of I-cache */
 744 ..cloop:
 745         iccci   0,r3
 746         iccci   r4,r3
 747         dccci   0,r3
 748         addic.  r3,r3,-16               /* move back one cache line */
 749         bne     ..cloop                 /* loop back to do rest until r3 = 0 */
 750
 751         /* */
 752         /* initialize IOP480 so it can read 1 MB code area for SRAM spaces */
 753         /* this requires enabling MA[17..0], by default only MA[12..0] are enabled. */
 754         /* */
 755
 756         /* first copy IOP480 register base address into r3 */
 757         addis   r3,0,0x5000             /* IOP480 register base address hi */
 758 /*      ori     r3,r3,0x0000            /  IOP480 register base address lo */
 759
 760 #ifdef CONFIG_ADCIOP
 761         /* use r4 as the working variable */
 762         /* turn on CS3 (LOCCTL.7) */
 763         lwz     r4,0x84(r3)             /* LOCTL is at offset 0x84 */
 764         andi.   r4,r4,0xff7f            /* make bit 7 = 0 -- CS3 mode */
 765         stw     r4,0x84(r3)             /* LOCTL is at offset 0x84 */
 766 #endif
 767
 768 #ifdef CONFIG_DASA_SIM
 769         /* use r4 as the working variable */
 770         /* turn on MA17 (LOCCTL.7) */
 771         lwz     r4,0x84(r3)             /* LOCTL is at offset 0x84 */
 772         ori     r4,r4,0x80              /* make bit 7 = 1 -- MA17 mode */
 773         stw     r4,0x84(r3)             /* LOCTL is at offset 0x84 */
 774 #endif
 775
 776         /* turn on MA16..13 (LCS0BRD.12 = 0) */
 777         lwz     r4,0x100(r3)            /* LCS0BRD is at offset 0x100 */
 778         andi.   r4,r4,0xefff            /* make bit 12 = 0 */
 779         stw     r4,0x100(r3)            /* LCS0BRD is at offset 0x100 */
 780
 781         /* make sure above stores all comlete before going on */
 782         sync
 783
 784         /* last thing, set local init status done bit (DEVINIT.31) */
 785         lwz     r4,0x80(r3)             /* DEVINIT is at offset 0x80 */
 786         oris    r4,r4,0x8000            /* make bit 31 = 1 */
 787         stw     r4,0x80(r3)             /* DEVINIT is at offset 0x80 */
 788
 789         /* clear all pending interrupts and disable all interrupts */
 790         li      r4,-1                   /* set p1 to 0xffffffff */
 791         stw     r4,0x1b0(r3)            /* clear all pending interrupts */
 792         stw     r4,0x1b8(r3)            /* clear all pending interrupts */
 793         li      r4,0                    /* set r4 to 0 */
 794         stw     r4,0x1b4(r3)            /* disable all interrupts */
 795         stw     r4,0x1bc(r3)            /* disable all interrupts */
 796
 797         /* make sure above stores all comlete before going on */
 798         sync
 799
 800         /*----------------------------------------------------------------------- */
 801         /* Enable two 128MB cachable regions. */
 802         /*----------------------------------------------------------------------- */
 803         addis   r1,r0,0xc000
 804         addi    r1,r1,0x0001
 805         mticcr  r1                      /* instruction cache */
 806
 807         addis   r1,r0,0x0000
 808         addi    r1,r1,0x0000
 809         mtdccr  r1                      /* data cache */
 810
 811         addis   r1,r0,CFG_INIT_RAM_ADDR@h
 812         ori     r1,r1,CFG_INIT_SP_OFFSET          /* set up the stack to SDRAM */
 813         li      r0, 0                   /* Make room for stack frame header and */
 814         stwu    r0, -4(r1)              /* clear final stack frame so that      */
 815         stwu    r0, -4(r1)              /* stack backtraces terminate cleanly   */
 816
 817         GET_GOT                 /* initialize GOT access                        */
 818
 819         bl      board_init_f    /* run first part of init code (from Flash)     */
 820
 821 #endif  /* CONFIG_IOP480 */
 822
 823 /*****************************************************************************/
 824 #if defined(CONFIG_405GP) || defined(CONFIG_405CR) || \
 825     defined(CONFIG_405EP) || defined(CONFIG_405EZ) || \
 826     defined(CONFIG_405EX) || defined(CONFIG_405)
 827         /*----------------------------------------------------------------------- */
 828         /* Clear and set up some registers. */
 829         /*----------------------------------------------------------------------- */
 830         addi    r4,r0,0x0000
 831 #if !defined(CONFIG_405EX)
 832         mtspr   sgr,r4
 833 #else
 834         /*
 835          * On 405EX, completely clearing the SGR leads to PPC hangup
 836          * upon PCIe configuration access. The PCIe memory regions
 837          * need to be guarded!
 838          */
 839         lis     r3,0x0000
 840         ori     r3,r3,0x7FFC
 841         mtspr   sgr,r3
 842 #endif
 843         mtspr   dcwr,r4
 844         mtesr   r4                      /* clear Exception Syndrome Reg */
 845         mttcr   r4                      /* clear Timer Control Reg */
 846         mtxer   r4                      /* clear Fixed-Point Exception Reg */
 847         mtevpr  r4                      /* clear Exception Vector Prefix Reg */
 848         addi    r4,r0,(0xFFFF-0x10000)          /* set r4 to 0xFFFFFFFF (status in the */
 849                                         /* dbsr is cleared by setting bits to 1) */
 850         mtdbsr  r4                      /* clear/reset the dbsr */
 851
 852         /*----------------------------------------------------------------------- */
 853         /* Invalidate I and D caches. Enable I cache for defined memory regions */
 854         /* to speed things up. Leave the D cache disabled for now. It will be */
 855         /* enabled/left disabled later based on user selected menu options. */
 856         /* Be aware that the I cache may be disabled later based on the menu */
 857         /* options as well. See miscLib/main.c. */
 858         /*----------------------------------------------------------------------- */
 859         bl      invalidate_icache
 860         bl      invalidate_dcache
 861
 862         /*----------------------------------------------------------------------- */
 863         /* Enable two 128MB cachable regions. */
 864         /*----------------------------------------------------------------------- */
 865         lis     r4,0xc000
 866         ori     r4,r4,0x0001
 867         mticcr  r4                      /* instruction cache */
 868         isync
 869
 870         lis     r4,0x0000
 871         ori     r4,r4,0x0000
 872         mtdccr  r4                      /* data cache */
 873
 874 #if !(defined(CFG_EBC_PB0AP) && defined(CFG_EBC_PB0CR)) || defined(CONFIG_405EX)
 875         /*----------------------------------------------------------------------- */
 876         /* Tune the speed and size for flash CS0  */
 877         /*----------------------------------------------------------------------- */
 878         bl      ext_bus_cntlr_init
 879 #endif
 880 #if !(defined(CFG_INIT_DCACHE_CS) || defined(CFG_TEMP_STACK_OCM))
 881         /*
 882          * Boards like the Kilauea (405EX) don't have OCM and can't use
 883          * DCache for init-ram. So setup stack here directly after the
 884          * SDRAM is initialized.
 885          */
 886         lis     r1, CFG_INIT_RAM_ADDR@h
 887         ori     r1,r1,CFG_INIT_SP_OFFSET /* set up the stack in SDRAM */
 888
 889         li      r0, 0                   /* Make room for stack frame header and */
 890         stwu    r0, -4(r1)              /* clear final stack frame so that      */
 891         stwu    r0, -4(r1)              /* stack backtraces terminate cleanly   */
 892         /*
 893          * Set up a dummy frame to store reset vector as return address.
 894          * this causes stack underflow to reset board.
 895          */
 896         stwu    r1, -8(r1)              /* Save back chain and move SP */
 897         lis     r0, RESET_VECTOR@h      /* Address of reset vector */
 898         ori     r0, r0, RESET_VECTOR@l
 899         stwu    r1, -8(r1)              /* Save back chain and move SP */
 900         stw     r0, +12(r1)             /* Save return addr (underflow vect) */
 901 #endif /* !(CFG_INIT_DCACHE_CS  || !CFG_TEM_STACK_OCM) */
 902
 903 #if defined(CONFIG_405EP)
 904         /*----------------------------------------------------------------------- */
 905         /* DMA Status, clear to come up clean */
 906         /*----------------------------------------------------------------------- */
 907         addis   r3,r0, 0xFFFF         /* Clear all existing DMA status */
 908         ori     r3,r3, 0xFFFF
 909         mtdcr   dmasr, r3
 910
 911         bl      ppc405ep_init         /* do ppc405ep specific init */
 912 #endif /* CONFIG_405EP */
 913
 914 #if defined(CFG_OCM_DATA_ADDR) && defined(CFG_OCM_DATA_SIZE)
 915 #if defined(CONFIG_405EZ)
 916         /********************************************************************
 917          * Setup OCM - On Chip Memory - PPC405EZ uses OCM Controller V2
 918          *******************************************************************/
 919         /*
 920          * We can map the OCM on the PLB3, so map it at
 921          * CFG_OCM_DATA_ADDR + 0x8000
 922          */
 923         lis     r3,CFG_OCM_DATA_ADDR@h  /* OCM location */
 924         ori     r3,r3,CFG_OCM_DATA_ADDR@l
 925         ori     r3,r3,0x0270            /* 16K for Bank 1, R/W/Enable */
 926         mtdcr   ocmplb3cr1,r3           /* Set PLB Access */
 927         ori     r3,r3,0x4000            /* Add 0x4000 for bank 2 */
 928         mtdcr   ocmplb3cr2,r3           /* Set PLB Access */
 929         isync
 930
 931         lis     r3,CFG_OCM_DATA_ADDR@h  /* OCM location */
 932         ori     r3,r3,CFG_OCM_DATA_ADDR@l
 933         ori     r3,r3,0x0270            /* 16K for Bank 1, R/W/Enable */
 934         mtdcr   ocmdscr1, r3            /* Set Data Side */
 935         mtdcr   ocmiscr1, r3            /* Set Instruction Side */
 936         ori     r3,r3,0x4000            /* Add 0x4000 for bank 2 */
 937         mtdcr   ocmdscr2, r3            /* Set Data Side */
 938         mtdcr   ocmiscr2, r3            /* Set Instruction Side */
 939         addis   r3,0,0x0800             /* OCM Data Parity Disable - 1 Wait State */
 940         mtdcr   ocmdsisdpc,r3
 941
 942         isync
 943 #else /* CONFIG_405EZ */
 944         /********************************************************************
 945          * Setup OCM - On Chip Memory
 946          *******************************************************************/
 947         /* Setup OCM */
 948         lis     r0, 0x7FFF
 949         ori     r0, r0, 0xFFFF
 950         mfdcr   r3, ocmiscntl           /* get instr-side IRAM config */
 951         mfdcr   r4, ocmdscntl           /* get data-side IRAM config */
 952         and     r3, r3, r0              /* disable data-side IRAM */
 953         and     r4, r4, r0              /* disable data-side IRAM */
 954         mtdcr   ocmiscntl, r3           /* set instr-side IRAM config */
 955         mtdcr   ocmdscntl, r4           /* set data-side IRAM config */
 956         isync
 957
 958         lis     r3,CFG_OCM_DATA_ADDR@h  /* OCM location */
 959         ori     r3,r3,CFG_OCM_DATA_ADDR@l
 960         mtdcr   ocmdsarc, r3
 961         addis   r4, 0, 0xC000           /* OCM data area enabled */
 962         mtdcr   ocmdscntl, r4
 963         isync
 964 #endif /* CONFIG_405EZ */
 965 #endif
 966
 967 #ifdef CONFIG_NAND_SPL
 968         /*
 969          * Copy SPL from cache into internal SRAM
 970          */
 971         li      r4,(CFG_NAND_BOOT_SPL_SIZE >> 2) - 1
 972         mtctr   r4
 973         lis     r2,CFG_NAND_BOOT_SPL_SRC@h
 974         ori     r2,r2,CFG_NAND_BOOT_SPL_SRC@l
 975         lis     r3,CFG_NAND_BOOT_SPL_DST@h
 976         ori     r3,r3,CFG_NAND_BOOT_SPL_DST@l
 977 spl_loop:
 978         lwzu    r4,4(r2)
 979         stwu    r4,4(r3)
 980         bdnz    spl_loop
 981
 982         /*
 983          * Jump to code in RAM
 984          */
 985         bl      00f
 986 00:     mflr    r10
 987         lis     r3,(CFG_NAND_BOOT_SPL_SRC - CFG_NAND_BOOT_SPL_DST)@h
 988         ori     r3,r3,(CFG_NAND_BOOT_SPL_SRC - CFG_NAND_BOOT_SPL_DST)@l
 989         sub     r10,r10,r3
 990         addi    r10,r10,28
 991         mtlr    r10
 992         blr
 993
 994 start_ram:
 995         sync
 996         isync
 997 #endif /* CONFIG_NAND_SPL */
 998
 999         /*----------------------------------------------------------------------- */
1000         /* Setup temporary stack in DCACHE or OCM if needed for SDRAM SPD. */
1001         /*----------------------------------------------------------------------- */
1002 #ifdef CFG_INIT_DCACHE_CS
1003         /*----------------------------------------------------------------------- */
1004         /* Memory Bank x (nothingness) initialization 1GB+64MEG */
1005         /* used as temporary stack pointer for stage0  */
1006         /*----------------------------------------------------------------------- */
1007         li      r4,PBxAP
1008         mtdcr   ebccfga,r4
1009         lis     r4,0x0380
1010         ori     r4,r4,0x0480
1011         mtdcr   ebccfgd,r4
1012
1013         addi    r4,0,PBxCR
1014         mtdcr   ebccfga,r4
1015         lis     r4,0x400D
1016         ori     r4,r4,0xa000
1017         mtdcr   ebccfgd,r4
1018
1019         /* turn on data cache for this region */
1020         lis     r4,0x0080
1021         mtdccr  r4
1022
1023         /* set stack pointer and clear stack to known value */
1024
1025         lis     r1,CFG_INIT_RAM_ADDR@h
1026         ori     r1,r1,CFG_INIT_SP_OFFSET@l
1027
1028         li      r4,2048                 /* we store 2048 words to stack */
1029         mtctr   r4
1030
1031         lis     r2,CFG_INIT_RAM_ADDR@h          /* we also clear data area */
1032         ori     r2,r2,CFG_INIT_RAM_END@l        /* so cant copy value from r1 */
1033
1034         lis     r4,0xdead               /* we store 0xdeaddead in the stack */
1035         ori     r4,r4,0xdead
1036
1037 ..stackloop:
1038         stwu    r4,-4(r2)
1039         bdnz    ..stackloop
1040
1041         li      r0, 0                   /* Make room for stack frame header and */
1042         stwu    r0, -4(r1)              /* clear final stack frame so that      */
1043         stwu    r0, -4(r1)              /* stack backtraces terminate cleanly   */
1044         /*
1045          * Set up a dummy frame to store reset vector as return address.
1046          * this causes stack underflow to reset board.
1047          */
1048         stwu    r1, -8(r1)              /* Save back chain and move SP */
1049         addis   r0, 0, RESET_VECTOR@h   /* Address of reset vector */
1050         ori     r0, r0, RESET_VECTOR@l
1051         stwu    r1, -8(r1)              /* Save back chain and move SP */
1052         stw     r0, +12(r1)             /* Save return addr (underflow vect) */
1053
1054 #elif defined(CFG_TEMP_STACK_OCM) && \
1055         (defined(CFG_OCM_DATA_ADDR) && defined(CFG_OCM_DATA_SIZE))
1056         /*
1057          * Stack in OCM.
1058          */
1059
1060         /* Set up Stack at top of OCM */
1061         lis     r1, (CFG_INIT_RAM_ADDR + CFG_INIT_SP_OFFSET)@h
1062         ori     r1, r1, (CFG_INIT_RAM_ADDR + CFG_INIT_SP_OFFSET)@l
1063
1064         /* Set up a zeroized stack frame so that backtrace works right */
1065         li      r0, 0
1066         stwu    r0, -4(r1)
1067         stwu    r0, -4(r1)
1068
1069         /*
1070          * Set up a dummy frame to store reset vector as return address.
1071          * this causes stack underflow to reset board.
1072          */
1073         stwu    r1, -8(r1)              /* Save back chain and move SP */
1074         lis     r0, RESET_VECTOR@h      /* Address of reset vector */
1075         ori     r0, r0, RESET_VECTOR@l
1076         stwu    r1, -8(r1)              /* Save back chain and move SP */
1077         stw     r0, +12(r1)             /* Save return addr (underflow vect) */
1078 #endif /* CFG_INIT_DCACHE_CS */
1079
1080         /*----------------------------------------------------------------------- */
1081         /* Initialize SDRAM Controller  */
1082         /*----------------------------------------------------------------------- */
1083         bl      sdram_init
1084
1085 #ifdef CONFIG_NAND_SPL
1086         bl      nand_boot               /* will not return */
1087 #else
1088         GET_GOT                 /* initialize GOT access                        */
1089
1090         bl      cpu_init_f      /* run low-level CPU init code     (from Flash) */
1091
1092         /* NEVER RETURNS! */
1093         bl      board_init_f    /* run first part of init code (from Flash)     */
1094 #endif /* CONFIG_NAND_SPL */
1095
1096 #endif  /* CONFIG_405GP || CONFIG_405CR || CONFIG_405 || CONFIG_405EP */
1097         /*----------------------------------------------------------------------- */
1098
1099
1100 #ifndef CONFIG_NAND_SPL
1101 /*
1102  * This code finishes saving the registers to the exception frame
1103  * and jumps to the appropriate handler for the exception.
1104  * Register r21 is pointer into trap frame, r1 has new stack pointer.
1105  */
1106         .globl  transfer_to_handler
1107 transfer_to_handler:
1108         stw     r22,_NIP(r21)
1109         lis     r22,MSR_POW@h
1110         andc    r23,r23,r22
1111         stw     r23,_MSR(r21)
1112         SAVE_GPR(7, r21)
1113         SAVE_4GPRS(8, r21)
1114         SAVE_8GPRS(12, r21)
1115         SAVE_8GPRS(24, r21)
1116         mflr    r23
1117         andi.   r24,r23,0x3f00          /* get vector offset */
1118         stw     r24,TRAP(r21)
1119         li      r22,0
1120         stw     r22,RESULT(r21)
1121         mtspr   SPRG2,r22               /* r1 is now kernel sp */
1122         lwz     r24,0(r23)              /* virtual address of handler */
1123         lwz     r23,4(r23)              /* where to go when done */
1124         mtspr   SRR0,r24
1125         mtspr   SRR1,r20
1126         mtlr    r23
1127         SYNC
1128         rfi                             /* jump to handler, enable MMU */
1129
1130 int_return:
1131         mfmsr   r28             /* Disable interrupts */
1132         li      r4,0
1133         ori     r4,r4,MSR_EE
1134         andc    r28,r28,r4
1135         SYNC                    /* Some chip revs need this... */
1136         mtmsr   r28
1137         SYNC
1138         lwz     r2,_CTR(r1)
1139         lwz     r0,_LINK(r1)
1140         mtctr   r2
1141         mtlr    r0
1142         lwz     r2,_XER(r1)
1143         lwz     r0,_CCR(r1)
1144         mtspr   XER,r2
1145         mtcrf   0xFF,r0
1146         REST_10GPRS(3, r1)
1147         REST_10GPRS(13, r1)
1148         REST_8GPRS(23, r1)
1149         REST_GPR(31, r1)
1150         lwz     r2,_NIP(r1)     /* Restore environment */
1151         lwz     r0,_MSR(r1)
1152         mtspr   SRR0,r2
1153         mtspr   SRR1,r0
1154         lwz     r0,GPR0(r1)
1155         lwz     r2,GPR2(r1)
1156         lwz     r1,GPR1(r1)
1157         SYNC
1158         rfi
1159
1160 crit_return:
1161         mfmsr   r28             /* Disable interrupts */
1162         li      r4,0
1163         ori     r4,r4,MSR_EE
1164         andc    r28,r28,r4
1165         SYNC                    /* Some chip revs need this... */
1166         mtmsr   r28
1167         SYNC
1168         lwz     r2,_CTR(r1)
1169         lwz     r0,_LINK(r1)
1170         mtctr   r2
1171         mtlr    r0
1172         lwz     r2,_XER(r1)
1173         lwz     r0,_CCR(r1)
1174         mtspr   XER,r2
1175         mtcrf   0xFF,r0
1176         REST_10GPRS(3, r1)
1177         REST_10GPRS(13, r1)
1178         REST_8GPRS(23, r1)
1179         REST_GPR(31, r1)
1180         lwz     r2,_NIP(r1)     /* Restore environment */
1181         lwz     r0,_MSR(r1)
1182         mtspr   csrr0,r2
1183         mtspr   csrr1,r0
1184         lwz     r0,GPR0(r1)
1185         lwz     r2,GPR2(r1)
1186         lwz     r1,GPR1(r1)
1187         SYNC
1188         rfci
1189
1190 #ifdef CONFIG_440
1191 mck_return:
1192         mfmsr   r28             /* Disable interrupts */
1193         li      r4,0
1194         ori     r4,r4,MSR_EE
1195         andc    r28,r28,r4
1196         SYNC                    /* Some chip revs need this... */
1197         mtmsr   r28
1198         SYNC
1199         lwz     r2,_CTR(r1)
1200         lwz     r0,_LINK(r1)
1201         mtctr   r2
1202         mtlr    r0
1203         lwz     r2,_XER(r1)
1204         lwz     r0,_CCR(r1)
1205         mtspr   XER,r2
1206         mtcrf   0xFF,r0
1207         REST_10GPRS(3, r1)
1208         REST_10GPRS(13, r1)
1209         REST_8GPRS(23, r1)
1210         REST_GPR(31, r1)
1211         lwz     r2,_NIP(r1)     /* Restore environment */
1212         lwz     r0,_MSR(r1)
1213         mtspr   mcsrr0,r2
1214         mtspr   mcsrr1,r0
1215         lwz     r0,GPR0(r1)
1216         lwz     r2,GPR2(r1)
1217         lwz     r1,GPR1(r1)
1218         SYNC
1219         rfmci
1220 #endif /* CONFIG_440 */
1221
1222
1223         .globl get_pvr
1224 get_pvr:
1225         mfspr   r3, PVR
1226         blr
1227
1228 /*------------------------------------------------------------------------------- */
1229 /* Function:     out16 */
1230 /* Description:  Output 16 bits */
1231 /*------------------------------------------------------------------------------- */
1232         .globl  out16
1233 out16:
1234         sth     r4,0x0000(r3)
1235         blr
1236
1237 /*------------------------------------------------------------------------------- */
1238 /* Function:     out16r */
1239 /* Description:  Byte reverse and output 16 bits */
1240 /*------------------------------------------------------------------------------- */
1241         .globl  out16r
1242 out16r:
1243         sthbrx  r4,r0,r3
1244         blr
1245
1246 /*------------------------------------------------------------------------------- */
1247 /* Function:     out32r */
1248 /* Description:  Byte reverse and output 32 bits */
1249 /*------------------------------------------------------------------------------- */
1250         .globl  out32r
1251 out32r:
1252         stwbrx  r4,r0,r3
1253         blr
1254
1255 /*------------------------------------------------------------------------------- */
1256 /* Function:     in16 */
1257 /* Description:  Input 16 bits */
1258 /*------------------------------------------------------------------------------- */
1259         .globl  in16
1260 in16:
1261         lhz     r3,0x0000(r3)
1262         blr
1263
1264 /*------------------------------------------------------------------------------- */
1265 /* Function:     in16r */
1266 /* Description:  Input 16 bits and byte reverse */
1267 /*------------------------------------------------------------------------------- */
1268         .globl  in16r
1269 in16r:
1270         lhbrx   r3,r0,r3
1271         blr
1272
1273 /*------------------------------------------------------------------------------- */
1274 /* Function:     in32r */
1275 /* Description:  Input 32 bits and byte reverse */
1276 /*------------------------------------------------------------------------------- */
1277         .globl  in32r
1278 in32r:
1279         lwbrx   r3,r0,r3
1280         blr
1281
1282 /*------------------------------------------------------------------------------- */
1283 /* Function:     ppcDcbf */
1284 /* Description:  Data Cache block flush */
1285 /* Input:        r3 = effective address */
1286 /* Output:       none. */
1287 /*------------------------------------------------------------------------------- */
1288         .globl  ppcDcbf
1289 ppcDcbf:
1290         dcbf    r0,r3
1291         blr
1292
1293 /*------------------------------------------------------------------------------- */
1294 /* Function:     ppcDcbi */
1295 /* Description:  Data Cache block Invalidate */
1296 /* Input:        r3 = effective address */
1297 /* Output:       none. */
1298 /*------------------------------------------------------------------------------- */
1299         .globl  ppcDcbi
1300 ppcDcbi:
1301         dcbi    r0,r3
1302         blr
1303
1304 /*------------------------------------------------------------------------------- */
1305 /* Function:     ppcSync */
1306 /* Description:  Processor Synchronize */
1307 /* Input:        none. */
1308 /* Output:       none. */
1309 /*------------------------------------------------------------------------------- */
1310         .globl  ppcSync
1311 ppcSync:
1312         sync
1313         blr
1314
1315 /*
1316  * void relocate_code (addr_sp, gd, addr_moni)
1317  *
1318  * This "function" does not return, instead it continues in RAM
1319  * after relocating the monitor code.
1320  *
1321  * r3 = dest
1322  * r4 = src
1323  * r5 = length in bytes
1324  * r6 = cachelinesize
1325  */
1326         .globl  relocate_code
1327 relocate_code:
1328 #ifdef CONFIG_4xx_DCACHE
1329         /*
1330          * We need to flush the Init Data before the dcache will be
1331          * invalidated
1332          */
1333
1334         /* save regs */
1335         mr      r9,r3
1336         mr      r10,r4
1337         mr      r11,r5
1338
1339         mr      r3,r4
1340         addi    r4,r4,0x200     /* should be enough for init data */
1341         bl      flush_dcache_range
1342
1343         /* restore regs */
1344         mr      r3,r9
1345         mr      r4,r10
1346         mr      r5,r11
1347 #endif
1348 #if defined(CONFIG_440EP) || defined(CONFIG_440GR) || \
1349     defined(CONFIG_440EPX) || defined(CONFIG_440GRX) || \
1350     defined(CONFIG_440SP) || defined(CONFIG_440SPE)
1351         /*
1352          * On some 440er platforms the cache is enabled in the first TLB (Boot-CS)
1353          * to speed up the boot process. Now this cache needs to be disabled.
1354          */
1355         iccci   0,0                     /* Invalidate inst cache */
1356         dccci   0,0                     /* Invalidate data cache, now no longer our stack */
1357         sync
1358         isync
1359 #ifdef CFG_TLB_FOR_BOOT_FLASH
1360         addi    r1,r0,CFG_TLB_FOR_BOOT_FLASH    /* Use defined TLB */
1361 #else
1362         addi    r1,r0,0x0000            /* Default TLB entry is #0 */
1363 #endif
1364         tlbre   r0,r1,0x0002            /* Read contents */
1365         ori     r0,r0,0x0c00            /* Or in the inhibit, write through bit */
1366         tlbwe   r0,r1,0x0002            /* Save it out */
1367         sync
1368         isync
1369 #endif
1370         mr      r1,  r3         /* Set new stack pointer                */
1371         mr      r9,  r4         /* Save copy of Init Data pointer       */
1372         mr      r10, r5         /* Save copy of Destination Address     */
1373
1374         mr      r3,  r5                         /* Destination Address  */
1375         lis     r4, CFG_MONITOR_BASE@h          /* Source      Address  */
1376         ori     r4, r4, CFG_MONITOR_BASE@l
1377         lwz     r5, GOT(__init_end)
1378         sub     r5, r5, r4
1379         li      r6, L1_CACHE_BYTES              /* Cache Line Size      */
1380
1381         /*
1382          * Fix GOT pointer:
1383          *
1384          * New GOT-PTR = (old GOT-PTR - CFG_MONITOR_BASE) + Destination Address
1385          *
1386          * Offset:
1387          */
1388         sub     r15, r10, r4
1389
1390         /* First our own GOT */
1391         add     r14, r14, r15
1392         /* the the one used by the C code */
1393         add     r30, r30, r15
1394
1395         /*
1396          * Now relocate code
1397          */
1398
1399         cmplw   cr1,r3,r4
1400         addi    r0,r5,3
1401         srwi.   r0,r0,2
1402         beq     cr1,4f          /* In place copy is not necessary       */
1403         beq     7f              /* Protect against 0 count              */
1404         mtctr   r0
1405         bge     cr1,2f
1406
1407         la      r8,-4(r4)
1408         la      r7,-4(r3)
1409 1:      lwzu    r0,4(r8)
1410         stwu    r0,4(r7)
1411         bdnz    1b
1412         b       4f
1413
1414 2:      slwi    r0,r0,2
1415         add     r8,r4,r0
1416         add     r7,r3,r0
1417 3:      lwzu    r0,-4(r8)
1418         stwu    r0,-4(r7)
1419         bdnz    3b
1420
1421 /*
1422  * Now flush the cache: note that we must start from a cache aligned
1423  * address. Otherwise we might miss one cache line.
1424  */
1425 4:      cmpwi   r6,0
1426         add     r5,r3,r5
1427         beq     7f              /* Always flush prefetch queue in any case */
1428         subi    r0,r6,1
1429         andc    r3,r3,r0
1430         mr      r4,r3
1431 5:      dcbst   0,r4
1432         add     r4,r4,r6
1433         cmplw   r4,r5
1434         blt     5b
1435         sync                    /* Wait for all dcbst to complete on bus */
1436         mr      r4,r3
1437 6:      icbi    0,r4
1438         add     r4,r4,r6
1439         cmplw   r4,r5
1440         blt     6b
1441 7:      sync                    /* Wait for all icbi to complete on bus */
1442         isync
1443
1444 /*
1445  * We are done. Do not return, instead branch to second part of board
1446  * initialization, now running from RAM.
1447  */
1448
1449         addi    r0, r10, in_ram - _start + _START_OFFSET
1450         mtlr    r0
1451         blr                             /* NEVER RETURNS! */
1452
1453 in_ram:
1454
1455         /*
1456          * Relocation Function, r14 point to got2+0x8000
1457          *
1458          * Adjust got2 pointers, no need to check for 0, this code
1459          * already puts a few entries in the table.
1460          */
1461         li      r0,__got2_entries@sectoff@l
1462         la      r3,GOT(_GOT2_TABLE_)
1463         lwz     r11,GOT(_GOT2_TABLE_)
1464         mtctr   r0
1465         sub     r11,r3,r11
1466         addi    r3,r3,-4
1467 1:      lwzu    r0,4(r3)
1468         add     r0,r0,r11
1469         stw     r0,0(r3)
1470         bdnz    1b
1471
1472         /*
1473          * Now adjust the fixups and the pointers to the fixups
1474          * in case we need to move ourselves again.
1475          */
1476 2:      li      r0,__fixup_entries@sectoff@l
1477         lwz     r3,GOT(_FIXUP_TABLE_)
1478         cmpwi   r0,0
1479         mtctr   r0
1480         addi    r3,r3,-4
1481         beq     4f
1482 3:      lwzu    r4,4(r3)
1483         lwzux   r0,r4,r11
1484         add     r0,r0,r11
1485         stw     r10,0(r3)
1486         stw     r0,0(r4)
1487         bdnz    3b
1488 4:
1489 clear_bss:
1490         /*
1491          * Now clear BSS segment
1492          */
1493         lwz     r3,GOT(__bss_start)
1494         lwz     r4,GOT(_end)
1495
1496         cmplw   0, r3, r4
1497         beq     7f
1498
1499         li      r0, 0
1500
1501         andi.   r5, r4, 3
1502         beq     6f
1503         sub     r4, r4, r5
1504         mtctr   r5
1505         mr      r5, r4
1506 5:      stb     r0, 0(r5)
1507         addi    r5, r5, 1
1508         bdnz    5b
1509 6:
1510         stw     r0, 0(r3)
1511         addi    r3, r3, 4
1512         cmplw   0, r3, r4
1513         bne     6b
1514
1515 7:
1516         mr      r3, r9          /* Init Data pointer            */
1517         mr      r4, r10         /* Destination Address          */
1518         bl      board_init_r
1519
1520         /*
1521          * Copy exception vector code to low memory
1522          *
1523          * r3: dest_addr
1524          * r7: source address, r8: end address, r9: target address
1525          */
1526         .globl  trap_init
1527 trap_init:
1528         lwz     r7, GOT(_start_of_vectors)
1529         lwz     r8, GOT(_end_of_vectors)
1530
1531         li      r9, 0x100               /* reset vector always at 0x100 */
1532
1533         cmplw   0, r7, r8
1534         bgelr                           /* return if r7>=r8 - just in case */
1535
1536         mflr    r4                      /* save link register           */
1537 1:
1538         lwz     r0, 0(r7)
1539         stw     r0, 0(r9)
1540         addi    r7, r7, 4
1541         addi    r9, r9, 4
1542         cmplw   0, r7, r8
1543         bne     1b
1544
1545         /*
1546          * relocate `hdlr' and `int_return' entries
1547          */
1548         li      r7, .L_MachineCheck - _start + _START_OFFSET
1549         li      r8, Alignment - _start + _START_OFFSET
1550 2:
1551         bl      trap_reloc
1552         addi    r7, r7, 0x100           /* next exception vector */
1553         cmplw   0, r7, r8
1554         blt     2b
1555
1556         li      r7, .L_Alignment - _start + _START_OFFSET
1557         bl      trap_reloc
1558
1559         li      r7, .L_ProgramCheck - _start + _START_OFFSET
1560         bl      trap_reloc
1561
1562 #ifdef CONFIG_440
1563         li      r7, .L_FPUnavailable - _start + _START_OFFSET
1564         bl      trap_reloc
1565
1566         li      r7, .L_Decrementer - _start + _START_OFFSET
1567         bl      trap_reloc
1568
1569         li      r7, .L_APU - _start + _START_OFFSET
1570         bl      trap_reloc
1571
1572         li      r7, .L_InstructionTLBError - _start + _START_OFFSET
1573         bl      trap_reloc
1574
1575         li      r7, .L_DataTLBError - _start + _START_OFFSET
1576         bl      trap_reloc
1577 #else /* CONFIG_440 */
1578         li      r7, .L_PIT - _start + _START_OFFSET
1579         bl      trap_reloc
1580
1581         li      r7, .L_InstructionTLBMiss - _start + _START_OFFSET
1582         bl      trap_reloc
1583
1584         li      r7, .L_DataTLBMiss - _start + _START_OFFSET
1585         bl      trap_reloc
1586 #endif /* CONFIG_440 */
1587
1588         li      r7, .L_DebugBreakpoint - _start + _START_OFFSET
1589         bl      trap_reloc
1590
1591 #if !defined(CONFIG_440)
1592         addi    r7,r0,0x1000            /* set ME bit (Machine Exceptions) */
1593         oris    r7,r7,0x0002            /* set CE bit (Critical Exceptions) */
1594         mtmsr   r7                      /* change MSR */
1595 #else
1596         bl      __440_msr_set
1597         b       __440_msr_continue
1598
1599 __440_msr_set:
1600         addi    r7,r0,0x1000            /* set ME bit (Machine Exceptions) */
1601         oris    r7,r7,0x0002            /* set CE bit (Critical Exceptions) */
1602         mtspr   srr1,r7
1603         mflr    r7
1604         mtspr   srr0,r7
1605         rfi
1606 __440_msr_continue:
1607 #endif
1608
1609         mtlr    r4                      /* restore link register        */
1610         blr
1611
1612         /*
1613          * Function: relocate entries for one exception vector
1614          */
1615 trap_reloc:
1616         lwz     r0, 0(r7)               /* hdlr ...                     */
1617         add     r0, r0, r3              /*  ... += dest_addr            */
1618         stw     r0, 0(r7)
1619
1620         lwz     r0, 4(r7)               /* int_return ...               */
1621         add     r0, r0, r3              /*  ... += dest_addr            */
1622         stw     r0, 4(r7)
1623
1624         blr
1625
1626 #if defined(CONFIG_440)
1627 /*----------------------------------------------------------------------------+
1628 | dcbz_area.
1629 +----------------------------------------------------------------------------*/
1630         function_prolog(dcbz_area)
1631         rlwinm. r5,r4,0,27,31
1632         rlwinm  r5,r4,27,5,31
1633         beq     ..d_ra2
1634         addi    r5,r5,0x0001
1635 ..d_ra2:mtctr   r5
1636 ..d_ag2:dcbz    r0,r3
1637         addi    r3,r3,32
1638         bdnz    ..d_ag2
1639         sync
1640         blr
1641         function_epilog(dcbz_area)
1642
1643 /*----------------------------------------------------------------------------+
1644 | dflush.  Assume 32K at vector address is cachable.
1645 +----------------------------------------------------------------------------*/
1646         function_prolog(dflush)
1647         mfmsr   r9
1648         rlwinm  r8,r9,0,15,13
1649         rlwinm  r8,r8,0,17,15
1650         mtmsr   r8
1651         addi    r3,r0,0x0000
1652         mtspr   dvlim,r3
1653         mfspr   r3,ivpr
1654         addi    r4,r0,1024
1655         mtctr   r4
1656 ..dflush_loop:
1657         lwz     r6,0x0(r3)
1658         addi    r3,r3,32
1659         bdnz    ..dflush_loop
1660         addi    r3,r3,-32
1661         mtctr   r4
1662 ..ag:   dcbf    r0,r3
1663         addi    r3,r3,-32
1664         bdnz    ..ag
1665         sync
1666         mtmsr   r9
1667         blr
1668         function_epilog(dflush)
1669 #endif /* CONFIG_440 */
1670 #endif /* CONFIG_NAND_SPL */
1671
1672 /*------------------------------------------------------------------------------- */
1673 /* Function:     in8 */
1674 /* Description:  Input 8 bits */
1675 /*------------------------------------------------------------------------------- */
1676         .globl  in8
1677 in8:
1678         lbz     r3,0x0000(r3)
1679         blr
1680
1681 /*------------------------------------------------------------------------------- */
1682 /* Function:     out8 */
1683 /* Description:  Output 8 bits */
1684 /*------------------------------------------------------------------------------- */
1685         .globl  out8
1686 out8:
1687         stb     r4,0x0000(r3)
1688         blr
1689
1690 /*------------------------------------------------------------------------------- */
1691 /* Function:     out32 */
1692 /* Description:  Output 32 bits */
1693 /*------------------------------------------------------------------------------- */
1694         .globl  out32
1695 out32:
1696         stw     r4,0x0000(r3)
1697         blr
1698
1699 /*------------------------------------------------------------------------------- */
1700 /* Function:     in32 */
1701 /* Description:  Input 32 bits */
1702 /*------------------------------------------------------------------------------- */
1703         .globl  in32
1704 in32:
1705         lwz     3,0x0000(3)
1706         blr
1707
1708 /**************************************************************************/
1709 /* PPC405EP specific stuff                                                */
1710 /**************************************************************************/
1711 #ifdef CONFIG_405EP
1712 ppc405ep_init:
1713
1714 #ifdef CONFIG_BUBINGA
1715         /*
1716          * Initialize EBC chip selects 1 & 4 and GPIO pins (for alternate
1717          * function) to support FPGA and NVRAM accesses below.
1718          */
1719
1720         lis     r3,GPIO0_OSRH@h         /* config GPIO output select */
1721         ori     r3,r3,GPIO0_OSRH@l
1722         lis     r4,CFG_GPIO0_OSRH@h
1723         ori     r4,r4,CFG_GPIO0_OSRH@l
1724         stw     r4,0(r3)
1725         lis     r3,GPIO0_OSRL@h
1726         ori     r3,r3,GPIO0_OSRL@l
1727         lis     r4,CFG_GPIO0_OSRL@h
1728         ori     r4,r4,CFG_GPIO0_OSRL@l
1729         stw     r4,0(r3)
1730
1731         lis     r3,GPIO0_ISR1H@h        /* config GPIO input select */
1732         ori     r3,r3,GPIO0_ISR1H@l
1733         lis     r4,CFG_GPIO0_ISR1H@h
1734         ori     r4,r4,CFG_GPIO0_ISR1H@l
1735         stw     r4,0(r3)
1736         lis     r3,GPIO0_ISR1L@h
1737         ori     r3,r3,GPIO0_ISR1L@l
1738         lis     r4,CFG_GPIO0_ISR1L@h
1739         ori     r4,r4,CFG_GPIO0_ISR1L@l
1740         stw     r4,0(r3)
1741
1742         lis     r3,GPIO0_TSRH@h         /* config GPIO three-state select */
1743         ori     r3,r3,GPIO0_TSRH@l
1744         lis     r4,CFG_GPIO0_TSRH@h
1745         ori     r4,r4,CFG_GPIO0_TSRH@l
1746         stw     r4,0(r3)
1747         lis     r3,GPIO0_TSRL@h
1748         ori     r3,r3,GPIO0_TSRL@l
1749         lis     r4,CFG_GPIO0_TSRL@h
1750         ori     r4,r4,CFG_GPIO0_TSRL@l
1751         stw     r4,0(r3)
1752
1753         lis     r3,GPIO0_TCR@h          /* config GPIO driver output enables */
1754         ori     r3,r3,GPIO0_TCR@l
1755         lis     r4,CFG_GPIO0_TCR@h
1756         ori     r4,r4,CFG_GPIO0_TCR@l
1757         stw     r4,0(r3)
1758
1759         li      r3,pb1ap                /* program EBC bank 1 for RTC access */
1760         mtdcr   ebccfga,r3
1761         lis     r3,CFG_EBC_PB1AP@h
1762         ori     r3,r3,CFG_EBC_PB1AP@l
1763         mtdcr   ebccfgd,r3
1764         li      r3,pb1cr
1765         mtdcr   ebccfga,r3
1766         lis     r3,CFG_EBC_PB1CR@h
1767         ori     r3,r3,CFG_EBC_PB1CR@l
1768         mtdcr   ebccfgd,r3
1769
1770         li      r3,pb1ap                /* program EBC bank 1 for RTC access */
1771         mtdcr   ebccfga,r3
1772         lis     r3,CFG_EBC_PB1AP@h
1773         ori     r3,r3,CFG_EBC_PB1AP@l
1774         mtdcr   ebccfgd,r3
1775         li      r3,pb1cr
1776         mtdcr   ebccfga,r3
1777         lis     r3,CFG_EBC_PB1CR@h
1778         ori     r3,r3,CFG_EBC_PB1CR@l
1779         mtdcr   ebccfgd,r3
1780
1781         li      r3,pb4ap                /* program EBC bank 4 for FPGA access */
1782         mtdcr   ebccfga,r3
1783         lis     r3,CFG_EBC_PB4AP@h
1784         ori     r3,r3,CFG_EBC_PB4AP@l
1785         mtdcr   ebccfgd,r3
1786         li      r3,pb4cr
1787         mtdcr   ebccfga,r3
1788         lis     r3,CFG_EBC_PB4CR@h
1789         ori     r3,r3,CFG_EBC_PB4CR@l
1790         mtdcr   ebccfgd,r3
1791 #endif
1792
1793         /*
1794         !-----------------------------------------------------------------------
1795         ! Check to see if chip is in bypass mode.
1796         ! If so, write stored CPC0_PLLMR0 and CPC0_PLLMR1 values and perform a
1797         ! CPU reset   Otherwise, skip this step and keep going.
1798         ! Note:  Running BIOS in bypass mode is not supported since PLB speed
1799         !        will not be fast enough for the SDRAM (min 66MHz)
1800         !-----------------------------------------------------------------------
1801         */
1802         mfdcr   r5, CPC0_PLLMR1
1803         rlwinm  r4,r5,1,0x1            /* get system clock source (SSCS) */
1804         cmpi    cr0,0,r4,0x1
1805
1806         beq    pll_done                   /* if SSCS =b'1' then PLL has */
1807                                           /* already been set */
1808                                           /* and CPU has been reset */
1809                                           /* so skip to next section */
1810
1811 #ifdef CONFIG_BUBINGA
1812         /*
1813         !-----------------------------------------------------------------------
1814         ! Read NVRAM to get value to write in PLLMR.
1815         ! If value has not been correctly saved, write default value
1816         ! Default config values (assuming on-board 33MHz SYS_CLK) are above.
1817         ! See CPU_DEFAULT_200 and CPU_DEFAULT_266 above.
1818         !
1819         ! WARNING:  This code assumes the first three words in the nvram_t
1820         !           structure in openbios.h.  Changing the beginning of
1821         !           the structure will break this code.
1822         !
1823         !-----------------------------------------------------------------------
1824         */
1825         addis   r3,0,NVRAM_BASE@h
1826         addi    r3,r3,NVRAM_BASE@l
1827
1828         lwz     r4, 0(r3)
1829         addis   r5,0,NVRVFY1@h
1830         addi    r5,r5,NVRVFY1@l
1831         cmp     cr0,0,r4,r5            /* Compare 1st NVRAM Magic number*/
1832         bne     ..no_pllset
1833         addi    r3,r3,4
1834         lwz     r4, 0(r3)
1835         addis   r5,0,NVRVFY2@h
1836         addi    r5,r5,NVRVFY2@l
1837         cmp     cr0,0,r4,r5            /* Compare 2 NVRAM Magic number */
1838         bne     ..no_pllset
1839         addi    r3,r3,8                 /* Skip over conf_size */
1840         lwz     r4, 4(r3)               /* Load PLLMR1 value from NVRAM */
1841         lwz     r3, 0(r3)               /* Load PLLMR0 value from NVRAM */
1842         rlwinm  r5,r4,1,0x1             /* get system clock source (SSCS) */
1843         cmpi     cr0,0,r5,1             /* See if PLL is locked */
1844         beq     pll_write
1845 ..no_pllset:
1846 #endif /* CONFIG_BUBINGA */
1847
1848 #ifdef CONFIG_TAIHU
1849         mfdcr   r4, CPC0_BOOT
1850         andi.   r5, r4, CPC0_BOOT_SEP@l
1851         bne     strap_1                 /* serial eeprom present */
1852         addis   r5,0,CPLD_REG0_ADDR@h
1853         ori     r5,r5,CPLD_REG0_ADDR@l
1854         andi.   r5, r5, 0x10
1855         bne     _pci_66mhz
1856 #endif /* CONFIG_TAIHU */
1857
1858 #if defined(CONFIG_ZEUS)
1859         mfdcr   r4, CPC0_BOOT
1860         andi.   r5, r4, CPC0_BOOT_SEP@l
1861         bne     strap_1         /* serial eeprom present */
1862         lis     r3,0x0000
1863         addi    r3,r3,0x3030
1864         lis     r4,0x8042
1865         addi    r4,r4,0x223e
1866         b       1f
1867 strap_1:
1868         mfdcr   r3, CPC0_PLLMR0
1869         mfdcr   r4, CPC0_PLLMR1
1870         b       1f
1871 #endif
1872
1873         addis   r3,0,PLLMR0_DEFAULT@h       /* PLLMR0 default value */
1874         ori     r3,r3,PLLMR0_DEFAULT@l     /* */
1875         addis   r4,0,PLLMR1_DEFAULT@h       /* PLLMR1 default value */
1876         ori     r4,r4,PLLMR1_DEFAULT@l     /* */
1877
1878 #ifdef CONFIG_TAIHU
1879         b       1f
1880 _pci_66mhz:
1881         addis   r3,0,PLLMR0_DEFAULT_PCI66@h
1882         ori     r3,r3,PLLMR0_DEFAULT_PCI66@l
1883         addis   r4,0,PLLMR1_DEFAULT_PCI66@h
1884         ori     r4,r4,PLLMR1_DEFAULT_PCI66@l
1885         b       1f
1886 strap_1:
1887         mfdcr   r3, CPC0_PLLMR0
1888         mfdcr   r4, CPC0_PLLMR1
1889 #endif /* CONFIG_TAIHU */
1890
1891 1:
1892         b       pll_write                 /* Write the CPC0_PLLMR with new value */
1893
1894 pll_done:
1895         /*
1896         !-----------------------------------------------------------------------
1897         ! Clear Soft Reset Register
1898         ! This is needed to enable PCI if not booting from serial EPROM
1899         !-----------------------------------------------------------------------
1900                 */
1901         addi    r3, 0, 0x0
1902         mtdcr   CPC0_SRR, r3
1903
1904         addis    r3,0,0x0010
1905         mtctr   r3
1906 pci_wait:
1907         bdnz    pci_wait
1908
1909         blr                               /* return to main code */
1910
1911 /*
1912 !-----------------------------------------------------------------------------
1913 ! Function:     pll_write
1914 ! Description:  Updates the value of the CPC0_PLLMR according to CMOS27E documentation
1915 !               That is:
1916 !                         1.  Pll is first disabled (de-activated by putting in bypass mode)
1917 !                         2.  PLL is reset
1918 !                         3.  Clock dividers are set while PLL is held in reset and bypassed
1919 !                         4.  PLL Reset is cleared
1920 !                         5.  Wait 100us for PLL to lock
1921 !                         6.  A core reset is performed
1922 ! Input: r3 = Value to write to CPC0_PLLMR0
1923 ! Input: r4 = Value to write to CPC0_PLLMR1
1924 ! Output r3 = none
1925 !-----------------------------------------------------------------------------
1926 */
1927 pll_write:
1928         mfdcr  r5, CPC0_UCR
1929         andis. r5,r5,0xFFFF
1930         ori    r5,r5,0x0101              /* Stop the UART clocks */
1931         mtdcr  CPC0_UCR,r5               /* Before changing PLL */
1932
1933         mfdcr  r5, CPC0_PLLMR1
1934         rlwinm r5,r5,0,0x7FFFFFFF        /* Disable PLL */
1935         mtdcr   CPC0_PLLMR1,r5
1936         oris   r5,r5,0x4000              /* Set PLL Reset */
1937         mtdcr   CPC0_PLLMR1,r5
1938
1939         mtdcr   CPC0_PLLMR0,r3           /* Set clock dividers */
1940         rlwinm r5,r4,0,0x3FFFFFFF        /* Reset & Bypass new PLL dividers */
1941         oris   r5,r5,0x4000              /* Set PLL Reset */
1942         mtdcr   CPC0_PLLMR1,r5           /* Set clock dividers */
1943         rlwinm r5,r5,0,0xBFFFFFFF        /* Clear PLL Reset */
1944         mtdcr   CPC0_PLLMR1,r5
1945
1946                 /*
1947         ! Wait min of 100us for PLL to lock.
1948         ! See CMOS 27E databook for more info.
1949         ! At 200MHz, that means waiting 20,000 instructions
1950                  */
1951         addi    r3,0,20000              /* 2000 = 0x4e20 */
1952         mtctr   r3
1953 pll_wait:
1954         bdnz    pll_wait
1955
1956         oris   r5,r5,0x8000             /* Enable PLL */
1957         mtdcr   CPC0_PLLMR1,r5          /* Engage */
1958
1959         /*
1960          * Reset CPU to guarantee timings are OK
1961          * Not sure if this is needed...
1962          */
1963         addis r3,0,0x1000
1964         mtspr dbcr0,r3               /* This will cause a CPU core reset, and */
1965                                      /* execution will continue from the poweron */
1966                                      /* vector of 0xfffffffc */
1967 #endif /* CONFIG_405EP */
1968
1969 #if defined(CONFIG_440)
1970 /*----------------------------------------------------------------------------+
1971 | mttlb3.
1972 +----------------------------------------------------------------------------*/
1973         function_prolog(mttlb3)
1974         TLBWE(4,3,2)
1975         blr
1976         function_epilog(mttlb3)
1977
1978 /*----------------------------------------------------------------------------+
1979 | mftlb3.
1980 +----------------------------------------------------------------------------*/
1981         function_prolog(mftlb3)
1982         TLBRE(3,3,2)
1983         blr
1984         function_epilog(mftlb3)
1985
1986 /*----------------------------------------------------------------------------+
1987 | mttlb2.
1988 +----------------------------------------------------------------------------*/
1989         function_prolog(mttlb2)
1990         TLBWE(4,3,1)
1991         blr
1992         function_epilog(mttlb2)
1993
1994 /*----------------------------------------------------------------------------+
1995 | mftlb2.
1996 +----------------------------------------------------------------------------*/
1997         function_prolog(mftlb2)
1998         TLBRE(3,3,1)
1999         blr
2000         function_epilog(mftlb2)
2001
2002 /*----------------------------------------------------------------------------+
2003 | mttlb1.
2004 +----------------------------------------------------------------------------*/
2005         function_prolog(mttlb1)
2006         TLBWE(4,3,0)
2007         blr
2008         function_epilog(mttlb1)
2009
2010 /*----------------------------------------------------------------------------+
2011 | mftlb1.
2012 +----------------------------------------------------------------------------*/
2013         function_prolog(mftlb1)
2014         TLBRE(3,3,0)
2015         blr
2016         function_epilog(mftlb1)
2017 #endif /* CONFIG_440 */