include/configs/IVMS8.h

   1 /*
   2  * (C) Copyright 2000
   3  * Wolfgang Denk, DENX Software Engineering, wd@denx.de.
   4  *
   5  * SPDX-License-Identifier:     GPL-2.0+
   6  */
   7
   8 /*
   9  * board/config.h - configuration options, board specific
  10  */
  11
  12 #ifndef __CONFIG_H
  13 #define __CONFIG_H
  14
  15 /*
  16  * High Level Configuration Options
  17  * (easy to change)
  18  */
  19
  20 #define CONFIG_MPC860           1       /* This is a MPC860 CPU         */
  21 #define CONFIG_IVMS8            1       /* ...on a IVMS8 board          */
  22
  23 #define CONFIG_SYS_TEXT_BASE    0xFF000000
  24
  25 #if defined (CONFIG_IVMS8_16M)
  26 # define CONFIG_IDENT_STRING     " IVMS8"
  27 #elif defined (CONFIG_IVMS8_32M)
  28 # define CONFIG_IDENT_STRING     " IVMS8_128"
  29 #elif defined (CONFIG_IVMS8_64M)
  30 # define CONFIG_IDENT_STRING     " IVMS8_256"
  31 #endif
  32
  33 #define CONFIG_8xx_CONS_SMC1    1       /* Console is on SMC1           */
  34 #undef  CONFIG_8xx_CONS_SMC2
  35 #undef  CONFIG_8xx_CONS_NONE
  36 #define CONFIG_BAUDRATE         115200
  37
  38 #define CONFIG_RESET_PHY_R      1       /* Call reset_phy()             */
  39
  40 #define CONFIG_CLOCKS_IN_MHZ    1       /* clocks passsed to Linux in MHz */
  41 #define CONFIG_8xx_GCLK_FREQ    50331648
  42
  43 #define CONFIG_SHOW_BOOT_PROGRESS 1     /* Show boot progress on LEDs   */
  44
  45 #if 0
  46 #define CONFIG_BOOTDELAY        -1      /* autoboot disabled            */
  47 #else
  48 #define CONFIG_BOOTDELAY        5       /* autoboot after 5 seconds     */
  49 #endif
  50 #define CONFIG_BOOTCOMMAND      "bootp" /* autoboot command             */
  51
  52 #define CONFIG_BOOTARGS         "root=/dev/nfs rw "                     \
  53                                 "nfsroot=10.0.0.2:/opt/eldk/ppc_8xx "   \
  54                                 "nfsaddrs=10.0.0.99:10.0.0.2"
  55
  56 #define CONFIG_LOADS_ECHO       1       /* echo on for serial download  */
  57 #undef  CONFIG_SYS_LOADS_BAUD_CHANGE            /* don't allow baudrate change  */
  58
  59 #undef  CONFIG_WATCHDOG                 /* watchdog disabled            */
  60
  61 #define CONFIG_STATUS_LED       1       /* Status LED enabled           */
  62
  63 /*
  64  * Command line configuration.
  65  */
  66 #include <config_cmd_default.h>
  67
  68 #define CONFIG_CMD_IDE
  69
  70
  71 #define CONFIG_MAC_PARTITION
  72 #define CONFIG_DOS_PARTITION
  73
  74 /*
  75  * BOOTP options
  76  */
  77 #define CONFIG_BOOTP_SUBNETMASK
  78 #define CONFIG_BOOTP_HOSTNAME
  79 #define CONFIG_BOOTP_BOOTPATH
  80 #define CONFIG_BOOTP_BOOTFILESIZE
  81
  82
  83 /*
  84  * Miscellaneous configurable options
  85  */
  86 #define CONFIG_SYS_LONGHELP                     /* undef to save memory         */
  87 #define CONFIG_SYS_PROMPT       "=> "           /* Monitor Command Prompt       */
  88 #if defined(CONFIG_CMD_KGDB)
  89 #define CONFIG_SYS_CBSIZE       1024            /* Console I/O Buffer Size      */
  90 #else
  91 #define CONFIG_SYS_CBSIZE       256             /* Console I/O Buffer Size      */
  92 #endif
  93 #define CONFIG_SYS_PBSIZE (CONFIG_SYS_CBSIZE+sizeof(CONFIG_SYS_PROMPT)+16) /* Print Buffer Size */
  94 #define CONFIG_SYS_MAXARGS      16              /* max number of command args   */
  95 #define CONFIG_SYS_BARGSIZE     CONFIG_SYS_CBSIZE       /* Boot Argument Buffer Size    */
  96
  97 #define CONFIG_SYS_MEMTEST_START        0x00100000      /* memtest works on     */
  98 #define CONFIG_SYS_MEMTEST_END          0x00F00000      /* 1 ... 15MB in DRAM   */
  99
 100 #define CONFIG_SYS_LOAD_ADDR            0x00100000      /* default load address */
 101
 102 #define CONFIG_SYS_PIO_MODE             0       /* IDE interface in PIO Mode 0  */
 103
 104 #define CONFIG_SYS_PB_SDRAM_CLKE        0x00008000              /* PB 16        */
 105 #define CONFIG_SYS_PB_ETH_POWERDOWN     0x00010000              /* PB 15        */
 106 #define CONFIG_SYS_PB_IDE_MOTOR 0x00020000              /* PB 14        */
 107
 108 #define CONFIG_SYS_PC_ETH_RESET ((ushort)0x0010)        /* PC 11        */
 109 #define CONFIG_SYS_PC_IDE_RESET ((ushort)0x0020)        /* PC 10        */
 110
 111 #define CONFIG_SYS_HZ           1000            /* decrementer freq: 1 ms ticks */
 112
 113 /*
 114  * Low Level Configuration Settings
 115  * (address mappings, register initial values, etc.)
 116  * You should know what you are doing if you make changes here.
 117  */
 118 /*-----------------------------------------------------------------------
 119  * Internal Memory Mapped Register
 120  */
 121 #define CONFIG_SYS_IMMR         0xFFF00000 /* was: 0xFF000000 */
 122
 123 /*-----------------------------------------------------------------------
 124  * Definitions for initial stack pointer and data area (in DPRAM)
 125  */
 126 #define CONFIG_SYS_INIT_RAM_ADDR        CONFIG_SYS_IMMR
 127 #if defined (CONFIG_IVMS8_16M)
 128 # define        CONFIG_SYS_INIT_RAM_SIZE        0x2F00  /* Size of used area in DPRAM   */
 129 #elif defined (CONFIG_IVMS8_32M)
 130 # define        CONFIG_SYS_INIT_RAM_SIZE        0x3000  /* Size of used area in DPRAM   */
 131 #elif defined (CONFIG_IVMS8_64M)
 132 # define        CONFIG_SYS_INIT_RAM_SIZE        0x3000  /* Size of used area in DPRAM   */
 133 #endif
 134
 135 #define CONFIG_SYS_GBL_DATA_OFFSET      (CONFIG_SYS_INIT_RAM_SIZE - GENERATED_GBL_DATA_SIZE)
 136 #define CONFIG_SYS_INIT_SP_OFFSET       CONFIG_SYS_GBL_DATA_OFFSET
 137
 138 /*-----------------------------------------------------------------------
 139  * Start addresses for the final memory configuration
 140  * (Set up by the startup code)
 141  * Please note that CONFIG_SYS_SDRAM_BASE _must_ start at 0
 142  */
 143 #define CONFIG_SYS_SDRAM_BASE           0x00000000
 144 #define CONFIG_SYS_FLASH_BASE           0xFF000000
 145 #ifdef  DEBUG
 146 #define CONFIG_SYS_MONITOR_LEN          (256 << 10)     /* Reserve 256 kB for Monitor   */
 147 #else
 148 #define CONFIG_SYS_MONITOR_LEN          (192 << 10)     /* Reserve 192 kB for Monitor   */
 149 #endif
 150 #define CONFIG_SYS_MONITOR_BASE CONFIG_SYS_FLASH_BASE
 151 #define CONFIG_SYS_MALLOC_LEN           (128 << 10)     /* Reserve 128 kB for malloc()  */
 152
 153 /*
 154  * For booting Linux, the board info and command line data
 155  * have to be in the first 8 MB of memory, since this is
 156  * the maximum mapped by the Linux kernel during initialization.
 157  */
 158 #define CONFIG_SYS_BOOTMAPSZ            (8 << 20)       /* Initial Memory map for Linux */
 159 /*-----------------------------------------------------------------------
 160  * FLASH organization
 161  */
 162 #define CONFIG_SYS_MAX_FLASH_BANKS      1       /* max number of memory banks           */
 163 #define CONFIG_SYS_MAX_FLASH_SECT       256     /* max number of sectors on one chip    */
 164
 165 #define CONFIG_SYS_FLASH_ERASE_TOUT     120000  /* Timeout for Flash Erase (in ms)      */
 166 #define CONFIG_SYS_FLASH_WRITE_TOUT     500     /* Timeout for Flash Write (in ms)      */
 167
 168 #define CONFIG_ENV_IS_IN_FLASH  1
 169 #define CONFIG_ENV_OFFSET               0x7A000 /*   Offset   of Environment Sector     */
 170 #define CONFIG_ENV_SIZE         0x2000  /* Total Size of Environment Sector     */
 171 /*-----------------------------------------------------------------------
 172  * Cache Configuration
 173  */
 174 #define CONFIG_SYS_CACHELINE_SIZE       16      /* For all MPC8xx CPUs                  */
 175 #if defined(CONFIG_CMD_KGDB)
 176 #define CONFIG_SYS_CACHELINE_SHIFT      4       /* log base 2 of the above value        */
 177 #endif
 178
 179 /*-----------------------------------------------------------------------
 180  * SYPCR - System Protection Control                            11-9
 181  * SYPCR can only be written once after reset!
 182  *-----------------------------------------------------------------------
 183  * Software & Bus Monitor Timer max, Bus Monitor enable, SW Watchdog freeze
 184  */
 185 #if defined(CONFIG_WATCHDOG)
 186 # if defined (CONFIG_IVMS8_16M)
 187 #   define CONFIG_SYS_SYPCR     (SYPCR_SWTC | SYPCR_BMT | SYPCR_BME | SYPCR_SWF | \
 188                          SYPCR_SWE  | SYPCR_SWRI| SYPCR_SWP)
 189 #  elif defined (CONFIG_IVMS8_32M)
 190 #   define CONFIG_SYS_SYPCR     (SYPCR_SWTC | SYPCR_BMT | SYPCR_BME | SYPCR_SWF | \
 191                          SYPCR_SWE  | SYPCR_SWP)
 192 #  elif defined (CONFIG_IVMS8_64M)
 193 #   define CONFIG_SYS_SYPCR     (SYPCR_SWTC | SYPCR_BMT | SYPCR_BME | SYPCR_SWF | \
 194                          SYPCR_SWE  | SYPCR_SWP)
 195 #  endif
 196 #else
 197 # define CONFIG_SYS_SYPCR       (SYPCR_SWTC | SYPCR_BMT | SYPCR_BME | SYPCR_SWF | SYPCR_SWP)
 198 #endif
 199
 200 /*-----------------------------------------------------------------------
 201  * SIUMCR - SIU Module Configuration                            11-6
 202  *-----------------------------------------------------------------------
 203  * PCMCIA config., multi-function pin tri-state
 204  */
 205 /* EARB, DBGC and DBPC are initialised by the HCW */
 206 /* => 0x000000C0 */
 207 #define CONFIG_SYS_SIUMCR       (SIUMCR_BSC | SIUMCR_GB5E)
 208
 209 /*-----------------------------------------------------------------------
 210  * TBSCR - Time Base Status and Control                         11-26
 211  *-----------------------------------------------------------------------
 212  * Clear Reference Interrupt Status, Timebase freezing enabled
 213  */
 214 #define CONFIG_SYS_TBSCR        (TBSCR_REFA | TBSCR_REFB | TBSCR_TBF)
 215
 216 /*-----------------------------------------------------------------------
 217  * PISCR - Periodic Interrupt Status and Control                11-31
 218  *-----------------------------------------------------------------------
 219  * Clear Periodic Interrupt Status, Interrupt Timer freezing enabled
 220  */
 221 #define CONFIG_SYS_PISCR        (PISCR_PS | PISCR_PITF)
 222
 223 /*-----------------------------------------------------------------------
 224  * PLPRCR - PLL, Low-Power, and Reset Control Register          15-30
 225  *-----------------------------------------------------------------------
 226  * Reset PLL lock status sticky bit, timer expired status bit and timer
 227  * interrupt status bit, set PLL multiplication factor !
 228  */
 229 /* 0x00B0C0C0 */
 230 #define CONFIG_SYS_PLPRCR                                                       \
 231                 (       (11 << PLPRCR_MF_SHIFT) |                       \
 232                         PLPRCR_SPLSS | PLPRCR_TEXPS | /*PLPRCR_TMIST|*/ \
 233                         /*PLPRCR_CSRC|*/ PLPRCR_LPM_NORMAL |            \
 234                         PLPRCR_CSR   | PLPRCR_LOLRE /*|PLPRCR_FIOPD*/   \
 235                 )
 236
 237 /*-----------------------------------------------------------------------
 238  * SCCR - System Clock and reset Control Register               15-27
 239  *-----------------------------------------------------------------------
 240  * Set clock output, timebase and RTC source and divider,
 241  * power management and some other internal clocks
 242  */
 243 #define SCCR_MASK       SCCR_EBDF11
 244 /* 0x01800014 */
 245 #define CONFIG_SYS_SCCR (SCCR_COM01     | /*SCCR_TBS|*/         \
 246                          SCCR_RTDIV     |   SCCR_RTSEL    |     \
 247                          /*SCCR_CRQEN|*/  /*SCCR_PRQEN|*/       \
 248                          SCCR_EBDF00    |   SCCR_DFSYNC00 |     \
 249                          SCCR_DFBRG00   |   SCCR_DFNL000  |     \
 250                          SCCR_DFNH000   |   SCCR_DFLCD101 |     \
 251                          SCCR_DFALCD00)
 252
 253 /*-----------------------------------------------------------------------
 254  * RTCSC - Real-Time Clock Status and Control Register          11-27
 255  *-----------------------------------------------------------------------
 256  */
 257 /* 0x00C3 */
 258 #define CONFIG_SYS_RTCSC        (RTCSC_SEC | RTCSC_ALR | RTCSC_RTF| RTCSC_RTE)
 259
 260
 261 /*-----------------------------------------------------------------------
 262  * RCCR - RISC Controller Configuration Register                19-4
 263  *-----------------------------------------------------------------------
 264  */
 265 /* TIMEP=2 */
 266 #define CONFIG_SYS_RCCR 0x0200
 267
 268 /*-----------------------------------------------------------------------
 269  * RMDS - RISC Microcode Development Support Control Register
 270  *-----------------------------------------------------------------------
 271  */
 272 #define CONFIG_SYS_RMDS 0
 273
 274 /*-----------------------------------------------------------------------
 275  *
 276  * Interrupt Levels
 277  *-----------------------------------------------------------------------
 278  */
 279 #define CONFIG_SYS_CPM_INTERRUPT        13      /* SIU_LEVEL6   */
 280
 281 /*-----------------------------------------------------------------------
 282  * PCMCIA stuff
 283  *-----------------------------------------------------------------------
 284  *
 285  */
 286 #define CONFIG_SYS_PCMCIA_MEM_ADDR      (0xE0000000)
 287 #define CONFIG_SYS_PCMCIA_MEM_SIZE      ( 64 << 20 )
 288 #define CONFIG_SYS_PCMCIA_DMA_ADDR      (0xE4000000)
 289 #define CONFIG_SYS_PCMCIA_DMA_SIZE      ( 64 << 20 )
 290 #define CONFIG_SYS_PCMCIA_ATTRB_ADDR    (0xE8000000)
 291 #define CONFIG_SYS_PCMCIA_ATTRB_SIZE    ( 64 << 20 )
 292 #define CONFIG_SYS_PCMCIA_IO_ADDR       (0xEC000000)
 293 #define CONFIG_SYS_PCMCIA_IO_SIZE       ( 64 << 20 )
 294
 295 /*-----------------------------------------------------------------------
 296  * IDE/ATA stuff
 297  *-----------------------------------------------------------------------
 298  */
 299 #define CONFIG_IDE_PREINIT      1       /* Use preinit IDE hook */
 300 #define CONFIG_IDE_INIT_POSTRESET       1       /* Use postreset IDE hook */
 301 #define CONFIG_IDE_8xx_DIRECT   1       /* PCMCIA interface required    */
 302 #define CONFIG_IDE_RESET        1       /* reset for ide supported      */
 303
 304 #define CONFIG_SYS_IDE_MAXBUS           1       /* The IVMS8 has only 1 IDE bus */
 305 #define CONFIG_SYS_IDE_MAXDEVICE        1       /*    ... and only 1 IDE device */
 306
 307 #define CONFIG_SYS_ATA_BASE_ADDR        0xFE100000
 308 #define CONFIG_SYS_ATA_IDE0_OFFSET      0x0000
 309 #undef  CONFIG_SYS_ATA_IDE1_OFFSET              /* only one IDE bus available   */
 310
 311 #define CONFIG_SYS_ATA_DATA_OFFSET      0x0000  /* Offset for data I/O                  */
 312 #define CONFIG_SYS_ATA_REG_OFFSET       0x0080  /* Offset for normal register accesses  */
 313 #define CONFIG_SYS_ATA_ALT_OFFSET       0x0100  /* Offset for alternate registers       */
 314
 315 /*-----------------------------------------------------------------------
 316  *
 317  *-----------------------------------------------------------------------
 318  *
 319  */
 320 #define CONFIG_SYS_DER  0
 321
 322 /*
 323  * Init Memory Controller:
 324  *
 325  * BR0 and OR0 (FLASH)
 326  */
 327
 328 #define FLASH_BASE0_PRELIM      0xFF000000      /* FLASH bank #0        */
 329
 330 /* used to re-map FLASH both when starting from SRAM or FLASH:
 331  * restrict access enough to keep SRAM working (if any)
 332  * but not too much to meddle with FLASH accesses
 333  */
 334 /* EPROMs are 512kb */
 335 #define CONFIG_SYS_REMAP_OR_AM          0xFFF80000      /* OR addr mask */
 336 #define CONFIG_SYS_PRELIM_OR_AM 0xFFF80000      /* OR addr mask */
 337
 338 /* FLASH timing: ACS = 11, TRLX = 0, CSNT = 1, SCY = 5, EHTR = 1        */
 339 #define CONFIG_SYS_OR_TIMING_FLASH      (/* OR_CSNT_SAM | */ OR_ACS_DIV4 | OR_BI | \
 340                                  OR_SCY_5_CLK | OR_EHTR)
 341
 342 #define CONFIG_SYS_OR0_REMAP    (CONFIG_SYS_REMAP_OR_AM  | CONFIG_SYS_OR_TIMING_FLASH)
 343 #define CONFIG_SYS_OR0_PRELIM   (CONFIG_SYS_PRELIM_OR_AM | CONFIG_SYS_OR_TIMING_FLASH)
 344 /* 16 bit, bank valid */
 345 #define CONFIG_SYS_BR0_PRELIM   ((FLASH_BASE0_PRELIM & BR_BA_MSK) | BR_PS_16 | BR_V )
 346
 347 /*
 348  * BR1/OR1 - ELIC SACCO bank  @ 0xFE000000
 349  *
 350  * AM=0xFFFF8 ATM=0 CSNT/SAM=1 ACS/G5LA/G5LS=3 BIH=1 SCY=2 SETA=0 TRLX=1 EHTR=1
 351  */
 352 #define ELIC_SACCO_BASE         0xFE000000
 353 #define ELIC_SACCO_OR_AM        0xFFFF8000
 354 #define ELIC_SACCO_TIMING       0x00000F26
 355
 356 #define CONFIG_SYS_OR1  (ELIC_SACCO_OR_AM | ELIC_SACCO_TIMING)
 357 #define CONFIG_SYS_BR1  ((ELIC_SACCO_BASE & BR_BA_MSK) | BR_PS_8 | BR_V )
 358
 359 /*
 360  * BR2/OR2 - ELIC EPIC bank   @ 0xFE008000
 361  *
 362  * AM=0xFFFF8 ATM=0 CSNT/SAM=1 ACS/G5LA/G5LS=3 BIH=1 SCY=2 SETA=0 TRLX=1 EHTR=1
 363  */
 364 #define ELIC_EPIC_BASE          0xFE008000
 365 #define ELIC_EPIC_OR_AM         0xFFFF8000
 366 #define ELIC_EPIC_TIMING        0x00000F26
 367
 368 #define CONFIG_SYS_OR2 (ELIC_EPIC_OR_AM | ELIC_EPIC_TIMING)
 369 #define CONFIG_SYS_BR2  ((ELIC_EPIC_BASE & BR_BA_MSK) | BR_PS_8 | BR_V )
 370
 371 /*
 372  * BR3/OR3: SDRAM
 373  *
 374  * Multiplexed addresses, GPL5 output to GPL5_A (don't care)
 375  */
 376 #define SDRAM_BASE3_PRELIM      0x00000000      /* SDRAM bank */
 377 #define SDRAM_PRELIM_OR_AM      0xF8000000      /* map max. 128 MB */
 378 #define SDRAM_TIMING            0x00000A00      /* SDRAM-Timing */
 379
 380 #define SDRAM_MAX_SIZE          0x04000000      /* max 64 MB SDRAM */
 381
 382 #define CONFIG_SYS_OR3_PRELIM   (SDRAM_PRELIM_OR_AM | SDRAM_TIMING )
 383 #define CONFIG_SYS_BR3_PRELIM   ((SDRAM_BASE3_PRELIM & BR_BA_MSK) | BR_MS_UPMB | BR_V )
 384
 385 /*
 386  * BR4/OR4: not used
 387  */
 388
 389 /*
 390  * BR5/OR5: SHARC ADSP-2165L
 391  *
 392  * AM=0xFFC00 ATM=0 CSNT/SAM=0 ACS/G5LA/G5LS=3 BIH=1 SCY=0 SETA=0 TRLX=0 EHTR=0
 393  */
 394 #define SHARC_BASE              0xFE400000
 395 #define SHARC_OR_AM             0xFFC00000
 396 #define SHARC_TIMING            0x00000700
 397
 398 #define CONFIG_SYS_OR5  (SHARC_OR_AM | SHARC_TIMING )
 399 #define CONFIG_SYS_BR5  ((SHARC_BASE & BR_BA_MSK) | BR_PS_32 | BR_MS_UPMA | BR_V )
 400
 401 /*
 402  * Memory Periodic Timer Prescaler
 403  */
 404
 405 /* periodic timer for refresh */
 406 #define CONFIG_SYS_MBMR_PTB     204
 407
 408 /* refresh rate 15.6 us (= 64 ms / 4K = 62.4 / quad bursts) for <= 128 MBit     */
 409 #define CONFIG_SYS_MPTPR_2BK_4K MPTPR_PTP_DIV16         /* setting for 2 banks  */
 410 #define CONFIG_SYS_MPTPR_1BK_4K MPTPR_PTP_DIV32         /* setting for 1 bank   */
 411
 412 /* refresh rate 7.8 us (= 64 ms / 8K = 31.2 / quad bursts) for 256 MBit         */
 413 #define CONFIG_SYS_MPTPR_2BK_8K MPTPR_PTP_DIV8          /* setting for 2 banks  */
 414 #if defined (CONFIG_IVMS8_16M)
 415  #define CONFIG_SYS_MPTPR_1BK_8K        MPTPR_PTP_DIV16         /* setting for 1 bank   */
 416 #elif defined (CONFIG_IVMS8_32M)
 417 #define CONFIG_SYS_MPTPR_1BK_8K MPTPR_PTP_DIV16         /* setting for 1 bank   */
 418 #elif defined (CONFIG_IVMS8_64M)
 419 #define CONFIG_SYS_MPTPR_1BK_8K MPTPR_PTP_DIV8          /* setting for 1 bank   */
 420 #endif
 421
 422
 423 /*
 424  * MBMR settings for SDRAM
 425  */
 426
 427 #if defined (CONFIG_IVMS8_16M)
 428  /* 8 column SDRAM */
 429 # define CONFIG_SYS_MBMR_8COL   ((CONFIG_SYS_MBMR_PTB << MBMR_PTB_SHIFT)  | \
 430                          MBMR_AMB_TYPE_0 | MBMR_DSB_1_CYCL | MBMR_G0CLB_A11 |   \
 431                          MBMR_RLFB_1X    | MBMR_WLFB_1X    | MBMR_TLFB_4X)
 432 #elif defined (CONFIG_IVMS8_32M)
 433 /* 128 MBit SDRAM */
 434 #define CONFIG_SYS_MBMR_8COL    ((CONFIG_SYS_MBMR_PTB << MBMR_PTB_SHIFT)  | \
 435                          MBMR_AMB_TYPE_1 | MBMR_DSB_1_CYCL | MBMR_G0CLB_A10 |   \
 436                          MBMR_RLFB_1X    | MBMR_WLFB_1X    | MBMR_TLFB_4X)
 437 #elif defined (CONFIG_IVMS8_64M)
 438 /* 128 MBit SDRAM */
 439 #define CONFIG_SYS_MBMR_8COL    ((CONFIG_SYS_MBMR_PTB << MBMR_PTB_SHIFT)  | \
 440                          MBMR_AMB_TYPE_1 | MBMR_DSB_1_CYCL | MBMR_G0CLB_A10 |   \
 441                          MBMR_RLFB_1X    | MBMR_WLFB_1X    | MBMR_TLFB_4X)
 442
 443 #endif
 444 #endif  /* __CONFIG_H */