include/configs/MPC8569MDS.h

   1 /*
   2  * Copyright (C) 2009 Freescale Semiconductor, Inc.
   3  *
   4  * See file CREDITS for list of people who contributed to this
   5  * project.
   6  *
   7  * This program is free software; you can redistribute it and/or
   8  * modify it under the terms of the GNU General Public License as
   9  * published by the Free Software Foundation; either version 2 of
  10  * the License, or (at your option) any later version.
  11  *
  12  * This program is distributed in the hope that it will be useful,
  13  * but WITHOUT ANY WARRANTY; without even the implied warranty of
  14  * MERCHANTABILITY or FITNESS FOR A PARTICULAR PURPOSE.  See the
  15  * GNU General Public License for more details.
  16  *
  17  * You should have received a copy of the GNU General Public License
  18  * along with this program; if not, write to the Free Software
  19  * Foundation, Inc., 59 Temple Place, Suite 330, Boston,
  20  * MA 02111-1307 USA
  21  */
  22
  23 /*
  24  * mpc8569mds board configuration file
  25  */
  26 #ifndef __CONFIG_H
  27 #define __CONFIG_H
  28
  29 /* High Level Configuration Options */
  30 #define CONFIG_BOOKE            1       /* BOOKE */
  31 #define CONFIG_E500             1       /* BOOKE e500 family */
  32 #define CONFIG_MPC85xx          1       /* MPC8540/60/55/41/48/68 */
  33 #define CONFIG_MPC8569          1       /* MPC8569 specific */
  34 #define CONFIG_MPC8569MDS       1       /* MPC8569MDS board specific */
  35
  36 #define CONFIG_FSL_ELBC         1       /* Has Enhance localbus controller */
  37
  38 #define CONFIG_PCI              1       /* Disable PCI/PCIE */
  39 #define CONFIG_PCIE1            1       /* PCIE controller */
  40 #define CONFIG_FSL_PCI_INIT     1       /* use common fsl pci init code */
  41 #define CONFIG_FSL_PCIE_RESET   1       /* need PCIe reset errata */
  42 #define CONFIG_SYS_PCI_64BIT    1       /* enable 64-bit PCI resources */
  43 #define CONFIG_QE                       /* Enable QE */
  44 #define CONFIG_ENV_OVERWRITE
  45 #define CONFIG_FSL_LAW          1       /* Use common FSL init code */
  46
  47 #ifndef __ASSEMBLY__
  48 extern unsigned long get_clock_freq(void);
  49 #endif
  50 /* Replace a call to get_clock_freq (after it is implemented)*/
  51 #define CONFIG_SYS_CLK_FREQ     66666666
  52 #define CONFIG_DDR_CLK_FREQ     CONFIG_SYS_CLK_FREQ
  53
  54 #ifdef CONFIG_MK_ATM
  55 #define CONFIG_PQ_MDS_PIB
  56 #define CONFIG_PQ_MDS_PIB_ATM
  57 #endif
  58
  59 /*
  60  * These can be toggled for performance analysis, otherwise use default.
  61  */
  62 #define CONFIG_L2_CACHE                         /* toggle L2 cache      */
  63 #define CONFIG_BTB                              /* toggle branch predition */
  64
  65 #ifdef CONFIG_MK_NAND
  66 #define CONFIG_NAND_U_BOOT              1
  67 #define CONFIG_RAMBOOT_NAND             1
  68 #define CONFIG_RAMBOOT_TEXT_BASE        0xf8f82000
  69 #endif
  70
  71 /*
  72  * Only possible on E500 Version 2 or newer cores.
  73  */
  74 #define CONFIG_ENABLE_36BIT_PHYS        1
  75
  76 #define CONFIG_BOARD_EARLY_INIT_F       1       /* Call board_pre_init */
  77 #define CONFIG_HWCONFIG
  78
  79 #define CONFIG_SYS_MEMTEST_START        0x00200000      /* memtest works on */
  80 #define CONFIG_SYS_MEMTEST_END          0x00400000
  81
  82 /*
  83  * Config the L2 Cache as L2 SRAM
  84  */
  85 #define CONFIG_SYS_INIT_L2_ADDR         0xf8f80000
  86 #define CONFIG_SYS_INIT_L2_ADDR_PHYS    CONFIG_SYS_INIT_L2_ADDR
  87 #define CONFIG_SYS_L2_SIZE              (512 << 10)
  88 #define CONFIG_SYS_INIT_L2_END  (CONFIG_SYS_INIT_L2_ADDR + CONFIG_SYS_L2_SIZE)
  89
  90 /*
  91  * Base addresses -- Note these are effective addresses where the
  92  * actual resources get mapped (not physical addresses)
  93  */
  94 #define CONFIG_SYS_CCSRBAR              0xe0000000      /* relocated CCSRBAR */
  95 #define CONFIG_SYS_CCSRBAR_PHYS CONFIG_SYS_CCSRBAR
  96                                                 /* physical addr of CCSRBAR */
  97 #define CONFIG_SYS_IMMR         CONFIG_SYS_CCSRBAR
  98                                                 /* PQII uses CONFIG_SYS_IMMR */
  99
 100 #if defined(CONFIG_RAMBOOT_NAND) && !defined(CONFIG_NAND_SPL)
 101 #define CONFIG_SYS_CCSRBAR_DEFAULT      CONFIG_SYS_CCSRBAR
 102 #else
 103 #define CONFIG_SYS_CCSRBAR_DEFAULT      0xff700000      /* CCSRBAR Default */
 104 #endif
 105
 106 #define CONFIG_SYS_PCI1_ADDR           (CONFIG_SYS_CCSRBAR+0x8000)
 107 #define CONFIG_SYS_PCIE1_ADDR          (CONFIG_SYS_CCSRBAR+0xa000)
 108
 109 /* DDR Setup */
 110 #define CONFIG_FSL_DDR3
 111 #undef CONFIG_FSL_DDR_INTERACTIVE
 112 #define CONFIG_SPD_EEPROM               /* Use SPD EEPROM for DDR setup*/
 113 #define CONFIG_DDR_SPD
 114 #define CONFIG_DDR_DLL                  /* possible DLL fix needed */
 115 #define CONFIG_ECC_INIT_VIA_DDRCONTROLLER       /* DDR controller or DMA? */
 116
 117 #define CONFIG_MEM_INIT_VALUE   0xDeadBeef
 118
 119 #define CONFIG_SYS_DDR_SDRAM_BASE       0x00000000
 120                                         /* DDR is system memory*/
 121 #define CONFIG_SYS_SDRAM_BASE           CONFIG_SYS_DDR_SDRAM_BASE
 122
 123 #define CONFIG_NUM_DDR_CONTROLLERS      1
 124 #define CONFIG_DIMM_SLOTS_PER_CTLR      1
 125 #define CONFIG_CHIP_SELECTS_PER_CTRL    (2 * CONFIG_DIMM_SLOTS_PER_CTLR)
 126
 127 /* I2C addresses of SPD EEPROMs */
 128 #define SPD_EEPROM_ADDRESS1    0x51    /* CTLR 0 DIMM 0 */
 129 #define SPD_EEPROM_ADDRESS2    0x52    /* CTLR 1 DIMM 0 */
 130
 131 /* These are used when DDR doesn't use SPD.  */
 132 #define CONFIG_SYS_SDRAM_SIZE           1024            /* DDR is 1024MB */
 133 #define CONFIG_SYS_DDR_CS0_BNDS         0x0000003F
 134 #define CONFIG_SYS_DDR_CS0_CONFIG       0x80014202
 135 #define CONFIG_SYS_DDR_TIMING_3         0x00020000
 136 #define CONFIG_SYS_DDR_TIMING_0         0x00330004
 137 #define CONFIG_SYS_DDR_TIMING_1         0x6F6B4644
 138 #define CONFIG_SYS_DDR_TIMING_2         0x002888D0
 139 #define CONFIG_SYS_DDR_SDRAM_CFG        0x47000000
 140 #define CONFIG_SYS_DDR_SDRAM_CFG_2      0x04401040
 141 #define CONFIG_SYS_DDR_SDRAM_MODE       0x40401521
 142 #define CONFIG_SYS_DDR_SDRAM_MODE_2     0x8000C000
 143 #define CONFIG_SYS_DDR_SDRAM_INTERVAL   0x03E00000
 144 #define CONFIG_SYS_DDR_DATA_INIT        0xdeadbeef
 145 #define CONFIG_SYS_DDR_SDRAM_CLK_CNTL   0x01000000
 146 #define CONFIG_SYS_DDR_TIMING_4         0x00220001
 147 #define CONFIG_SYS_DDR_TIMING_5         0x03402400
 148 #define CONFIG_SYS_DDR_ZQ_CNTL          0x89080600
 149 #define CONFIG_SYS_DDR_WRLVL_CNTL       0x0655A604
 150 #define CONFIG_SYS_DDR_CDR_1            0x80040000
 151 #define CONFIG_SYS_DDR_CDR_2            0x00000000
 152 #define CONFIG_SYS_DDR_OCD_CTRL         0x00000000
 153 #define CONFIG_SYS_DDR_OCD_STATUS       0x00000000
 154 #define CONFIG_SYS_DDR_CONTROL          0xc7000000      /* Type = DDR3 */
 155 #define CONFIG_SYS_DDR_CONTROL2         0x24400000
 156
 157 #define CONFIG_SYS_DDR_ERR_INT_EN       0x0000000d
 158 #define CONFIG_SYS_DDR_ERR_DIS          0x00000000
 159 #define CONFIG_SYS_DDR_SBE              0x00010000
 160
 161 #undef CONFIG_CLOCKS_IN_MHZ
 162
 163 /*
 164  * Local Bus Definitions
 165  */
 166
 167 #define CONFIG_SYS_FLASH_BASE           0xfe000000      /* start of FLASH 32M */
 168 #define CONFIG_SYS_FLASH_BASE_PHYS      CONFIG_SYS_FLASH_BASE
 169
 170 #define CONFIG_SYS_BCSR_BASE            0xf8000000
 171 #define CONFIG_SYS_BCSR_BASE_PHYS       CONFIG_SYS_BCSR_BASE
 172
 173 /*Chip select 0 - Flash*/
 174 #define CONFIG_FLASH_BR_PRELIM          0xfe000801
 175 #define CONFIG_FLASH_OR_PRELIM          0xfe000ff7
 176
 177 /*Chip select 1 - BCSR*/
 178 #define CONFIG_SYS_BR1_PRELIM           0xf8000801
 179 #define CONFIG_SYS_OR1_PRELIM           0xffffe9f7
 180
 181 /*Chip select 4 - PIB*/
 182 #define CONFIG_SYS_BR4_PRELIM           0xf8008801
 183 #define CONFIG_SYS_OR4_PRELIM           0xffffe9f7
 184
 185 /*Chip select 5 - PIB*/
 186 #define CONFIG_SYS_BR5_PRELIM           0xf8010801
 187 #define CONFIG_SYS_OR5_PRELIM           0xffffe9f7
 188
 189 #define CONFIG_SYS_MAX_FLASH_BANKS      1       /* number of banks */
 190 #define CONFIG_SYS_MAX_FLASH_SECT       512     /* sectors per device */
 191 #undef  CONFIG_SYS_FLASH_CHECKSUM
 192 #define CONFIG_SYS_FLASH_ERASE_TOUT     60000   /* Flash Erase Timeout (ms) */
 193 #define CONFIG_SYS_FLASH_WRITE_TOUT     500     /* Flash Write Timeout (ms) */
 194
 195 #define CONFIG_SYS_MONITOR_BASE TEXT_BASE       /* start of monitor */
 196
 197 #if defined(CONFIG_SYS_SPL) || defined(CONFIG_RAMBOOT_NAND)
 198 #define CONFIG_SYS_RAMBOOT
 199 #else
 200 #undef CONFIG_SYS_RAMBOOT
 201 #endif
 202
 203 #define CONFIG_FLASH_CFI_DRIVER
 204 #define CONFIG_SYS_FLASH_CFI
 205 #define CONFIG_SYS_FLASH_EMPTY_INFO
 206
 207 /* Chip select 3 - NAND */
 208 #ifndef CONFIG_NAND_SPL
 209 #define CONFIG_SYS_NAND_BASE            0xFC000000
 210 #else
 211 #define CONFIG_SYS_NAND_BASE            0xFFF00000
 212 #endif
 213
 214 /* NAND boot: 4K NAND loader config */
 215 #define CONFIG_SYS_NAND_SPL_SIZE        0x1000
 216 #define CONFIG_SYS_NAND_U_BOOT_SIZE     ((512 << 10) - 0x2000)
 217 #define CONFIG_SYS_NAND_U_BOOT_DST      (CONFIG_SYS_INIT_L2_ADDR)
 218 #define CONFIG_SYS_NAND_U_BOOT_START \
 219         (CONFIG_SYS_INIT_L2_ADDR + CONFIG_SYS_NAND_SPL_SIZE)
 220 #define CONFIG_SYS_NAND_U_BOOT_OFFS     (0)
 221 #define CONFIG_SYS_NAND_U_BOOT_RELOC    (CONFIG_SYS_INIT_L2_END - 0x2000)
 222 #define CONFIG_SYS_NAND_U_BOOT_RELOC_SP ((CONFIG_SYS_INIT_L2_END - 1) & ~0xF)
 223
 224 #define CONFIG_SYS_NAND_BASE_PHYS       CONFIG_SYS_NAND_BASE
 225 #define CONFIG_SYS_NAND_BASE_LIST       { CONFIG_SYS_NAND_BASE, }
 226 #define CONFIG_SYS_MAX_NAND_DEVICE      1
 227 #define CONFIG_MTD_NAND_VERIFY_WRITE    1
 228 #define CONFIG_CMD_NAND                 1
 229 #define CONFIG_NAND_FSL_ELBC            1
 230 #define CONFIG_SYS_NAND_BLOCK_SIZE      (128 * 1024)
 231 #define CONFIG_NAND_BR_PRELIM   (CONFIG_SYS_NAND_BASE_PHYS \
 232                                 | (2<<BR_DECC_SHIFT) /* Use HW ECC */ \
 233                                 | BR_PS_8            /* Port Size = 8 bit */ \
 234                                 | BR_MS_FCM          /* MSEL = FCM */ \
 235                                 | BR_V)              /* valid */
 236 #define CONFIG_NAND_OR_PRELIM   (0xFFFC0000          /* length 256K */ \
 237                                 | OR_FCM_CSCT \
 238                                 | OR_FCM_CST \
 239                                 | OR_FCM_CHT \
 240                                 | OR_FCM_SCY_1 \
 241                                 | OR_FCM_TRLX \
 242                                 | OR_FCM_EHTR)
 243
 244 #ifdef CONFIG_RAMBOOT_NAND
 245 #define CONFIG_SYS_BR0_PRELIM   CONFIG_NAND_BR_PRELIM   /* NAND Base Address */
 246 #define CONFIG_SYS_OR0_PRELIM   CONFIG_NAND_OR_PRELIM   /* NAND Options */
 247 #define CONFIG_SYS_BR3_PRELIM   CONFIG_FLASH_BR_PRELIM  /* NOR Base Address */
 248 #define CONFIG_SYS_OR3_PRELIM   CONFIG_FLASH_OR_PRELIM  /* NOR Options */
 249 #else
 250 #define CONFIG_SYS_BR0_PRELIM   CONFIG_FLASH_BR_PRELIM  /* NOR Base Address */
 251 #define CONFIG_SYS_OR0_PRELIM   CONFIG_FLASH_OR_PRELIM  /* NOR Options */
 252 #define CONFIG_SYS_BR3_PRELIM   CONFIG_NAND_BR_PRELIM /* NAND Base Address */
 253 #define CONFIG_SYS_OR3_PRELIM   CONFIG_NAND_OR_PRELIM /* NAND Options */
 254 #endif
 255
 256 /*
 257  * SDRAM on the LocalBus
 258  */
 259 #define CONFIG_SYS_LBC_SDRAM_BASE       0xf0000000      /* Localbus SDRAM        */
 260 #define CONFIG_SYS_LBC_SDRAM_SIZE       64              /* LBC SDRAM is 64MB */
 261
 262 #define CONFIG_SYS_LBC_LCRR     0x00000004      /* LB clock ratio reg */
 263 #define CONFIG_SYS_LBC_LBCR     0x00040000      /* LB config reg */
 264 #define CONFIG_SYS_LBC_LSRT     0x20000000      /* LB sdram refresh timer */
 265 #define CONFIG_SYS_LBC_MRTPR    0x00000000      /* LB refresh timer prescal*/
 266
 267 #define CONFIG_SYS_INIT_RAM_LOCK        1
 268 #define CONFIG_SYS_INIT_RAM_ADDR        0xe4010000  /* Initial RAM address */
 269 #define CONFIG_SYS_INIT_RAM_END 0x4000      /* End of used area in RAM */
 270
 271 #define CONFIG_SYS_GBL_DATA_SIZE        128     /* num bytes initial data */
 272 #define CONFIG_SYS_GBL_DATA_OFFSET      \
 273                         (CONFIG_SYS_INIT_RAM_END - CONFIG_SYS_GBL_DATA_SIZE)
 274 #define CONFIG_SYS_INIT_SP_OFFSET       CONFIG_SYS_GBL_DATA_OFFSET
 275
 276 #define CONFIG_SYS_MONITOR_LEN  (256 * 1024)    /* Reserve 256 kB for Mon */
 277 #define CONFIG_SYS_MALLOC_LEN   (512 * 1024)    /* Reserved for malloc */
 278
 279 /* Serial Port */
 280 #define CONFIG_CONS_INDEX               1
 281 #define CONFIG_SERIAL_MULTI             1
 282 #undef  CONFIG_SERIAL_SOFTWARE_FIFO
 283 #define CONFIG_SYS_NS16550
 284 #define CONFIG_SYS_NS16550_SERIAL
 285 #define CONFIG_SYS_NS16550_REG_SIZE    1
 286 #define CONFIG_SYS_NS16550_CLK          get_bus_freq(0)
 287 #ifdef CONFIG_NAND_SPL
 288 #define CONFIG_NS16550_MIN_FUNCTIONS
 289 #endif
 290
 291 #define CONFIG_SYS_BAUDRATE_TABLE  \
 292         {300, 600, 1200, 2400, 4800, 9600, 19200, 38400,115200}
 293
 294 #define CONFIG_SYS_NS16550_COM1        (CONFIG_SYS_CCSRBAR+0x4500)
 295 #define CONFIG_SYS_NS16550_COM2        (CONFIG_SYS_CCSRBAR+0x4600)
 296
 297 /* Use the HUSH parser*/
 298 #define CONFIG_SYS_HUSH_PARSER
 299 #ifdef  CONFIG_SYS_HUSH_PARSER
 300 #define CONFIG_SYS_PROMPT_HUSH_PS2 "> "
 301 #endif
 302
 303 /* pass open firmware flat tree */
 304 #define CONFIG_OF_LIBFDT                1
 305 #define CONFIG_OF_BOARD_SETUP           1
 306 #define CONFIG_OF_STDOUT_VIA_ALIAS      1
 307
 308 /*
 309  * I2C
 310  */
 311 #define CONFIG_FSL_I2C          /* Use FSL common I2C driver */
 312 #define CONFIG_HARD_I2C         /* I2C with hardware support*/
 313 #undef  CONFIG_SOFT_I2C         /* I2C bit-banged */
 314 #define CONFIG_I2C_MULTI_BUS
 315 #define CONFIG_SYS_I2C_SPEED    400000  /* I2C speed and slave address */
 316 #define CONFIG_SYS_I2C_SLAVE    0x7F
 317 #define CONFIG_SYS_I2C_NOPROBES {{0,0x69}}      /* Don't probe these addrs */
 318 #define CONFIG_SYS_I2C_OFFSET   0x3000
 319 #define CONFIG_SYS_I2C2_OFFSET  0x3100
 320
 321 /*
 322  * I2C2 EEPROM
 323  */
 324 #define CONFIG_ID_EEPROM
 325 #ifdef CONFIG_ID_EEPROM
 326 #define CONFIG_SYS_I2C_EEPROM_NXID
 327 #endif
 328 #define CONFIG_SYS_I2C_EEPROM_ADDR      0x52
 329 #define CONFIG_SYS_I2C_EEPROM_ADDR_LEN  1
 330 #define CONFIG_SYS_EEPROM_BUS_NUM       1
 331
 332 #define PLPPAR1_I2C_BIT_MASK            0x0000000F
 333 #define PLPPAR1_I2C2_VAL                0x00000000
 334 #define PLPPAR1_ESDHC_VAL               0x0000000A
 335 #define PLPDIR1_I2C_BIT_MASK            0x0000000F
 336 #define PLPDIR1_I2C2_VAL                0x0000000F
 337 #define PLPDIR1_ESDHC_VAL               0x00000006
 338 #define PLPPAR1_UART0_BIT_MASK          0x00000fc0
 339 #define PLPPAR1_ESDHC_4BITS_VAL         0x00000a80
 340 #define PLPDIR1_UART0_BIT_MASK          0x00000fc0
 341 #define PLPDIR1_ESDHC_4BITS_VAL         0x00000a80
 342
 343 /*
 344  * General PCI
 345  * Memory Addresses are mapped 1-1. I/O is mapped from 0
 346  */
 347 #define CONFIG_SYS_PCIE1_MEM_VIRT       0xa0000000
 348 #define CONFIG_SYS_PCIE1_MEM_BUS        0xa0000000
 349 #define CONFIG_SYS_PCIE1_MEM_PHYS       0xa0000000
 350 #define CONFIG_SYS_PCIE1_MEM_SIZE       0x20000000      /* 512M */
 351 #define CONFIG_SYS_PCIE1_IO_VIRT        0xe2800000
 352 #define CONFIG_SYS_PCIE1_IO_BUS         0x00000000
 353 #define CONFIG_SYS_PCIE1_IO_PHYS        0xe2800000
 354 #define CONFIG_SYS_PCIE1_IO_SIZE        0x00800000      /* 8M */
 355
 356 #define CONFIG_SYS_SRIO_MEM_VIRT        0xc0000000
 357 #define CONFIG_SYS_SRIO_MEM_BUS         0xc0000000
 358 #define CONFIG_SYS_SRIO_MEM_PHYS        0xc0000000
 359
 360 #ifdef CONFIG_QE
 361 /*
 362  * QE UEC ethernet configuration
 363  */
 364 #define CONFIG_SYS_UCC_RGMII_MODE       /* Set UCC work at RGMII by default */
 365 #undef CONFIG_SYS_UCC_RMII_MODE         /* Set UCC work at RMII mode */
 366
 367 #define CONFIG_MIIM_ADDRESS     (CONFIG_SYS_CCSRBAR + 0x82120)
 368 #define CONFIG_UEC_ETH
 369 #define CONFIG_ETHPRIME         "FSL UEC0"
 370 #define CONFIG_PHY_MODE_NEED_CHANGE
 371
 372 #define CONFIG_UEC_ETH1         /* GETH1 */
 373 #define CONFIG_HAS_ETH0
 374
 375 #ifdef CONFIG_UEC_ETH1
 376 #define CONFIG_SYS_UEC1_UCC_NUM        0       /* UCC1 */
 377 #define CONFIG_SYS_UEC1_RX_CLK         QE_CLK_NONE
 378 #if defined(CONFIG_SYS_UCC_RGMII_MODE)
 379 #define CONFIG_SYS_UEC1_TX_CLK         QE_CLK12
 380 #define CONFIG_SYS_UEC1_ETH_TYPE       GIGA_ETH
 381 #define CONFIG_SYS_UEC1_PHY_ADDR       7
 382 #define CONFIG_SYS_UEC1_INTERFACE_TYPE RGMII_ID
 383 #define CONFIG_SYS_UEC1_INTERFACE_SPEED 1000
 384 #elif defined(CONFIG_SYS_UCC_RMII_MODE)
 385 #define CONFIG_SYS_UEC1_TX_CLK         QE_CLK16 /* CLK16 for RMII */
 386 #define CONFIG_SYS_UEC1_ETH_TYPE       FAST_ETH
 387 #define CONFIG_SYS_UEC1_PHY_ADDR       8        /* 0x8 for RMII */
 388 #define CONFIG_SYS_UEC1_INTERFACE_TYPE RMII
 389 #define CONFIG_SYS_UEC1_INTERFACE_SPEED 100
 390 #endif /* CONFIG_SYS_UCC_RGMII_MODE */
 391 #endif /* CONFIG_UEC_ETH1 */
 392
 393 #define CONFIG_UEC_ETH2         /* GETH2 */
 394 #define CONFIG_HAS_ETH1
 395
 396 #ifdef CONFIG_UEC_ETH2
 397 #define CONFIG_SYS_UEC2_UCC_NUM        1       /* UCC2 */
 398 #define CONFIG_SYS_UEC2_RX_CLK         QE_CLK_NONE
 399 #if defined(CONFIG_SYS_UCC_RGMII_MODE)
 400 #define CONFIG_SYS_UEC2_TX_CLK         QE_CLK17
 401 #define CONFIG_SYS_UEC2_ETH_TYPE       GIGA_ETH
 402 #define CONFIG_SYS_UEC2_PHY_ADDR       1
 403 #define CONFIG_SYS_UEC2_INTERFACE_TYPE RGMII_ID
 404 #define CONFIG_SYS_UEC2_INTERFACE_SPEED 1000
 405 #elif defined(CONFIG_SYS_UCC_RMII_MODE)
 406 #define CONFIG_SYS_UEC2_TX_CLK         QE_CLK16 /* CLK 16 for RMII */
 407 #define CONFIG_SYS_UEC2_ETH_TYPE       FAST_ETH
 408 #define CONFIG_SYS_UEC2_PHY_ADDR       0x9      /* 0x9 for RMII */
 409 #define CONFIG_SYS_UEC2_INTERFACE_TYPE RMII
 410 #define CONFIG_SYS_UEC2_INTERFACE_SPEED 100
 411 #endif /* CONFIG_SYS_UCC_RGMII_MODE */
 412 #endif /* CONFIG_UEC_ETH2 */
 413
 414 #define CONFIG_UEC_ETH3         /* GETH3 */
 415 #define CONFIG_HAS_ETH2
 416
 417 #ifdef CONFIG_UEC_ETH3
 418 #define CONFIG_SYS_UEC3_UCC_NUM        2       /* UCC3 */
 419 #define CONFIG_SYS_UEC3_RX_CLK         QE_CLK_NONE
 420 #if defined(CONFIG_SYS_UCC_RGMII_MODE)
 421 #define CONFIG_SYS_UEC3_TX_CLK         QE_CLK12
 422 #define CONFIG_SYS_UEC3_ETH_TYPE       GIGA_ETH
 423 #define CONFIG_SYS_UEC3_PHY_ADDR       2
 424 #define CONFIG_SYS_UEC3_INTERFACE_TYPE RGMII_ID
 425 #define CONFIG_SYS_UEC3_INTERFACE_SPEED 1000
 426 #elif defined(CONFIG_SYS_UCC_RMII_MODE)
 427 #define CONFIG_SYS_UEC3_TX_CLK          QE_CLK16 /* CLK_16 for RMII */
 428 #define CONFIG_SYS_UEC3_ETH_TYPE        FAST_ETH
 429 #define CONFIG_SYS_UEC3_PHY_ADDR        0xA     /* 0xA for RMII */
 430 #define CONFIG_SYS_UEC3_INTERFACE_TYPE RMII
 431 #define CONFIG_SYS_UEC3_INTERFACE_SPEED 100
 432 #endif /* CONFIG_SYS_UCC_RGMII_MODE */
 433 #endif /* CONFIG_UEC_ETH3 */
 434
 435 #define CONFIG_UEC_ETH4         /* GETH4 */
 436 #define CONFIG_HAS_ETH3
 437
 438 #ifdef CONFIG_UEC_ETH4
 439 #define CONFIG_SYS_UEC4_UCC_NUM        3       /* UCC4 */
 440 #define CONFIG_SYS_UEC4_RX_CLK         QE_CLK_NONE
 441 #if defined(CONFIG_SYS_UCC_RGMII_MODE)
 442 #define CONFIG_SYS_UEC4_TX_CLK         QE_CLK17
 443 #define CONFIG_SYS_UEC4_ETH_TYPE       GIGA_ETH
 444 #define CONFIG_SYS_UEC4_PHY_ADDR       3
 445 #define CONFIG_SYS_UEC4_INTERFACE_TYPE RGMII_ID
 446 #define CONFIG_SYS_UEC4_INTERFACE_SPEED 1000
 447 #elif defined(CONFIG_SYS_UCC_RMII_MODE)
 448 #define CONFIG_SYS_UEC4_TX_CLK          QE_CLK16 /* CLK16 for RMII */
 449 #define CONFIG_SYS_UEC4_ETH_TYPE        FAST_ETH
 450 #define CONFIG_SYS_UEC4_PHY_ADDR        0xB     /* 0xB for RMII */
 451 #define CONFIG_SYS_UEC4_INTERFACE_TYPE RMII
 452 #define CONFIG_SYS_UEC4_INTERFACE_SPEED 100
 453 #endif /* CONFIG_SYS_UCC_RGMII_MODE */
 454 #endif /* CONFIG_UEC_ETH4 */
 455
 456 #undef CONFIG_UEC_ETH6         /* GETH6 */
 457 #define CONFIG_HAS_ETH5
 458
 459 #ifdef CONFIG_UEC_ETH6
 460 #define CONFIG_SYS_UEC6_UCC_NUM        5       /* UCC6 */
 461 #define CONFIG_SYS_UEC6_RX_CLK         QE_CLK_NONE
 462 #define CONFIG_SYS_UEC6_TX_CLK         QE_CLK_NONE
 463 #define CONFIG_SYS_UEC6_ETH_TYPE       GIGA_ETH
 464 #define CONFIG_SYS_UEC6_PHY_ADDR       4
 465 #define CONFIG_SYS_UEC6_INTERFACE_TYPE SGMII
 466 #define CONFIG_SYS_UEC6_INTERFACE_SPEED 1000
 467 #endif /* CONFIG_UEC_ETH6 */
 468
 469 #undef CONFIG_UEC_ETH8         /* GETH8 */
 470 #define CONFIG_HAS_ETH7
 471
 472 #ifdef CONFIG_UEC_ETH8
 473 #define CONFIG_SYS_UEC8_UCC_NUM        7       /* UCC8 */
 474 #define CONFIG_SYS_UEC8_RX_CLK         QE_CLK_NONE
 475 #define CONFIG_SYS_UEC8_TX_CLK         QE_CLK_NONE
 476 #define CONFIG_SYS_UEC8_ETH_TYPE       GIGA_ETH
 477 #define CONFIG_SYS_UEC8_PHY_ADDR       6
 478 #define CONFIG_SYS_UEC8_INTERFACE_TYPE SGMII
 479 #define CONFIG_SYS_UEC8_INTERFACE_SPEED 1000
 480 #endif /* CONFIG_UEC_ETH8 */
 481
 482 #endif /* CONFIG_QE */
 483
 484 #if defined(CONFIG_PCI)
 485
 486 #define CONFIG_NET_MULTI
 487 #define CONFIG_PCI_PNP                  /* do pci plug-and-play */
 488
 489 #undef CONFIG_EEPRO100
 490 #undef CONFIG_TULIP
 491
 492 #undef CONFIG_PCI_SCAN_SHOW             /* show pci devices on startup */
 493
 494 #endif  /* CONFIG_PCI */
 495
 496 #ifndef CONFIG_NET_MULTI
 497 #define CONFIG_NET_MULTI        1
 498 #endif
 499
 500 /*
 501  * Environment
 502  */
 503 #if defined(CONFIG_SYS_RAMBOOT)
 504 #if defined(CONFIG_RAMBOOT_NAND)
 505 #define CONFIG_ENV_IS_IN_NAND   1
 506 #define CONFIG_ENV_SIZE         CONFIG_SYS_NAND_BLOCK_SIZE
 507 #define CONFIG_ENV_OFFSET       ((512 * 1024) + CONFIG_SYS_NAND_BLOCK_SIZE)
 508 #endif
 509 #else
 510 #define CONFIG_ENV_IS_IN_FLASH  1
 511 #define CONFIG_ENV_ADDR         (CONFIG_SYS_MONITOR_BASE - CONFIG_ENV_SECT_SIZE)
 512 #define CONFIG_ENV_SECT_SIZE    0x20000 /* 256K(one sector) for env */
 513 #define CONFIG_ENV_SIZE         CONFIG_ENV_SECT_SIZE
 514 #endif
 515
 516 #define CONFIG_LOADS_ECHO       1       /* echo on for serial download */
 517 #define CONFIG_SYS_LOADS_BAUD_CHANGE    1       /* allow baudrate change */
 518
 519 /* QE microcode/firmware address */
 520 #define CONFIG_SYS_QE_FW_ADDR   0xfff00000
 521
 522 /*
 523  * BOOTP options
 524  */
 525 #define CONFIG_BOOTP_BOOTFILESIZE
 526 #define CONFIG_BOOTP_BOOTPATH
 527 #define CONFIG_BOOTP_GATEWAY
 528 #define CONFIG_BOOTP_HOSTNAME
 529
 530
 531 /*
 532  * Command line configuration.
 533  */
 534 #include <config_cmd_default.h>
 535
 536 #define CONFIG_CMD_PING
 537 #define CONFIG_CMD_I2C
 538 #define CONFIG_CMD_MII
 539 #define CONFIG_CMD_ELF
 540 #define CONFIG_CMD_IRQ
 541 #define CONFIG_CMD_SETEXPR
 542
 543 #if defined(CONFIG_PCI)
 544     #define CONFIG_CMD_PCI
 545 #endif
 546
 547
 548 #undef CONFIG_WATCHDOG                  /* watchdog disabled */
 549
 550 #define CONFIG_MMC     1
 551
 552 #ifdef CONFIG_MMC
 553 #define CONFIG_FSL_ESDHC
 554 #define CONFIG_SYS_FSL_ESDHC_ADDR       CONFIG_SYS_MPC85xx_ESDHC_ADDR
 555 #define CONFIG_CMD_MMC
 556 #define CONFIG_GENERIC_MMC
 557 #define CONFIG_CMD_EXT2
 558 #define CONFIG_CMD_FAT
 559 #define CONFIG_DOS_PARTITION
 560 #endif
 561
 562 /*
 563  * Miscellaneous configurable options
 564  */
 565 #define CONFIG_SYS_LONGHELP             /* undef to save memory */
 566 #define CONFIG_CMDLINE_EDITING          /* Command-line editing */
 567 #define CONFIG_SYS_LOAD_ADDR    0x2000000       /* default load address */
 568 #define CONFIG_SYS_PROMPT       "=> "           /* Monitor Command Prompt */
 569 #if defined(CONFIG_CMD_KGDB)
 570 #define CONFIG_SYS_CBSIZE       2048            /* Console I/O Buffer Size */
 571 #else
 572 #define CONFIG_SYS_CBSIZE       512             /* Console I/O Buffer Size */
 573 #endif
 574 #define CONFIG_SYS_PBSIZE (CONFIG_SYS_CBSIZE+sizeof(CONFIG_SYS_PROMPT)+16)
 575                                                 /* Print Buffer Size */
 576 #define CONFIG_SYS_MAXARGS      32              /* max number of command args */
 577 #define CONFIG_SYS_BARGSIZE     CONFIG_SYS_CBSIZE
 578                                                 /* Boot Argument Buffer Size */
 579 #define CONFIG_SYS_HZ   1000            /* decrementer freq: 1ms ticks */
 580
 581 /*
 582  * For booting Linux, the board info and command line data
 583  * have to be in the first 16 MB of memory, since this is
 584  * the maximum mapped by the Linux kernel during initialization.
 585  */
 586 #define CONFIG_SYS_BOOTMAPSZ    (16 << 20)
 587                                         /* Initial Memory map for Linux*/
 588
 589 /*
 590  * Internal Definitions
 591  *
 592  * Boot Flags
 593  */
 594 #define BOOTFLAG_COLD   0x01            /* Normal Power-On: Boot from FLASH */
 595 #define BOOTFLAG_WARM   0x02            /* Software reboot */
 596
 597 #if defined(CONFIG_CMD_KGDB)
 598 #define CONFIG_KGDB_BAUDRATE    230400  /* speed to run kgdb serial port */
 599 #define CONFIG_KGDB_SER_INDEX   2       /* which serial port to use */
 600 #endif
 601
 602 /*
 603  * Environment Configuration
 604  */
 605 #define CONFIG_HOSTNAME mpc8569mds
 606 #define CONFIG_ROOTPATH  /nfsroot
 607 #define CONFIG_BOOTFILE  your.uImage
 608
 609 #define CONFIG_SERVERIP  192.168.1.1
 610 #define CONFIG_GATEWAYIP 192.168.1.1
 611 #define CONFIG_NETMASK   255.255.255.0
 612
 613 #define CONFIG_LOADADDR  200000   /*default location for tftp and bootm*/
 614
 615 #define CONFIG_BOOTDELAY 10       /* -1 disables auto-boot */
 616 #undef  CONFIG_BOOTARGS           /* the boot command will set bootargs*/
 617
 618 #define CONFIG_BAUDRATE 115200
 619
 620 #define CONFIG_EXTRA_ENV_SETTINGS                                       \
 621         "netdev=eth0\0"                                                 \
 622         "consoledev=ttyS0\0"                                            \
 623         "ramdiskaddr=600000\0"                                          \
 624         "ramdiskfile=your.ramdisk.u-boot\0"                             \
 625         "fdtaddr=400000\0"                                              \
 626         "fdtfile=your.fdt.dtb\0"                                        \
 627         "nfsargs=setenv bootargs root=/dev/nfs rw "                     \
 628         "nfsroot=$serverip:$rootpath "                                  \
 629         "ip=$ipaddr:$serverip:$gatewayip:$netmask:$hostname:$netdev:off " \
 630         "console=$consoledev,$baudrate $othbootargs\0"                  \
 631         "ramargs=setenv bootargs root=/dev/ram rw "                     \
 632         "console=$consoledev,$baudrate $othbootargs\0"                  \
 633
 634 #define CONFIG_NFSBOOTCOMMAND                                           \
 635         "run nfsargs;"                                                  \
 636         "tftp $loadaddr $bootfile;"                                     \
 637         "tftp $fdtaddr $fdtfile;"                                       \
 638         "bootm $loadaddr - $fdtaddr"
 639
 640 #define CONFIG_RAMBOOTCOMMAND                                           \
 641         "run ramargs;"                                                  \
 642         "tftp $ramdiskaddr $ramdiskfile;"                               \
 643         "tftp $loadaddr $bootfile;"                                     \
 644         "bootm $loadaddr $ramdiskaddr"
 645
 646 #define CONFIG_BOOTCOMMAND  CONFIG_NFSBOOTCOMMAND
 647
 648 #endif  /* __CONFIG_H */