include/configs/P2020DS.h

   1 /*
   2  * Copyright 2007-2010 Freescale Semiconductor, Inc.
   3  *
   4  * See file CREDITS for list of people who contributed to this
   5  * project.
   6  *
   7  * This program is free software; you can redistribute it and/or
   8  * modify it under the terms of the GNU General Public License as
   9  * published by the Free Software Foundation; either version 2 of
  10  * the License, or (at your option) any later version.
  11  *
  12  * This program is distributed in the hope that it will be useful,
  13  * but WITHOUT ANY WARRANTY; without even the implied warranty of
  14  * MERCHANTABILITY or FITNESS FOR A PARTICULAR PURPOSE. See the
  15  * GNU General Public License for more details.
  16  *
  17  * You should have received a copy of the GNU General Public License
  18  * along with this program; if not, write to the Free Software
  19  * Foundation, Inc., 59 Temple Place, Suite 330, Boston,
  20  * MA 02111-1307 USA
  21  */
  22
  23 /*
  24  * p2020ds board configuration file
  25  *
  26  */
  27 #ifndef __CONFIG_H
  28 #define __CONFIG_H
  29
  30 #include "../board/freescale/common/ics307_clk.h"
  31
  32 #ifdef CONFIG_MK_36BIT
  33 #define CONFIG_PHYS_64BIT
  34 #endif
  35
  36 /* High Level Configuration Options */
  37 #define CONFIG_BOOKE            1       /* BOOKE */
  38 #define CONFIG_E500             1       /* BOOKE e500 family */
  39 #define CONFIG_MPC85xx          1       /* MPC8540/60/55/41/48 */
  40 #define CONFIG_P2020            1
  41 #define CONFIG_P2020DS          1
  42 #define CONFIG_MP               1       /* support multiple processors */
  43
  44 #define CONFIG_FSL_ELBC         1       /* Has Enhanced localbus controller */
  45 #define CONFIG_PCI              1       /* Enable PCI/PCIE */
  46 #define CONFIG_PCIE1            1       /* PCIE controler 1 (slot 1) */
  47 #define CONFIG_PCIE2            1       /* PCIE controler 2 (slot 2) */
  48 #define CONFIG_PCIE3            1       /* PCIE controler 3 (ULI bridge) */
  49 #define CONFIG_FSL_PCI_INIT     1       /* Use common FSL init code */
  50 #define CONFIG_FSL_PCIE_RESET   1       /* need PCIe reset errata */
  51 #define CONFIG_SYS_PCI_64BIT    1       /* enable 64-bit PCI resources */
  52
  53 #define CONFIG_FSL_LAW          1       /* Use common FSL init code */
  54 #define CONFIG_E1000            1       /* Defind e1000 pci Ethernet card*/
  55
  56 #define CONFIG_TSEC_ENET                /* tsec ethernet support */
  57 #define CONFIG_ENV_OVERWRITE
  58
  59 #define CONFIG_SYS_CLK_FREQ     get_board_sys_clk() /* sysclk for MPC85xx */
  60 #define CONFIG_DDR_CLK_FREQ     get_board_ddr_clk() /* ddrclk for MPC85xx */
  61 #define CONFIG_ICS307_REFCLK_HZ 33333000  /* ICS307 clock chip ref freq */
  62
  63 /*
  64  * These can be toggled for performance analysis, otherwise use default.
  65  */
  66 #define CONFIG_L2_CACHE                 /* toggle L2 cache */
  67 #define CONFIG_BTB                      /* toggle branch predition */
  68
  69 #define CONFIG_ENABLE_36BIT_PHYS        1
  70
  71 #ifdef CONFIG_PHYS_64BIT
  72 #define CONFIG_ADDR_MAP                 1
  73 #define CONFIG_SYS_NUM_ADDR_MAP         16      /* number of TLB1 entries */
  74 #endif
  75
  76 #define CONFIG_SYS_MEMTEST_START        0x00000000      /* memtest works on */
  77 #define CONFIG_SYS_MEMTEST_END          0x7fffffff
  78 #define CONFIG_PANIC_HANG       /* do not reset board on panic */
  79
  80 /*
  81  * Base addresses -- Note these are effective addresses where the
  82  * actual resources get mapped (not physical addresses)
  83  */
  84 #define CONFIG_SYS_CCSRBAR_DEFAULT      0xff700000      /* CCSRBAR Default */
  85 #define CONFIG_SYS_CCSRBAR              0xffe00000      /* relocated CCSRBAR */
  86 #ifdef CONFIG_PHYS_64BIT
  87 #define CONFIG_SYS_CCSRBAR_PHYS         0xfffe00000ull  /* physical addr of CCSRBAR */
  88 #else
  89 #define CONFIG_SYS_CCSRBAR_PHYS CONFIG_SYS_CCSRBAR      /* physical addr of CCSRBAR */
  90 #endif
  91 #define CONFIG_SYS_IMMR         CONFIG_SYS_CCSRBAR      /* PQII uses CONFIG_SYS_IMMR */
  92
  93 /* DDR Setup */
  94 #define CONFIG_VERY_BIG_RAM
  95 #define CONFIG_FSL_DDR3         1
  96 #undef CONFIG_FSL_DDR_INTERACTIVE
  97
  98 /* ECC will be enabled based on perf_mode environment variable */
  99 /* #define      CONFIG_DDR_ECC */
 100
 101 #define CONFIG_ECC_INIT_VIA_DDRCONTROLLER
 102 #define CONFIG_MEM_INIT_VALUE   0xDeadBeef
 103
 104 #define CONFIG_SYS_DDR_SDRAM_BASE       0x00000000
 105 #define CONFIG_SYS_SDRAM_BASE           CONFIG_SYS_DDR_SDRAM_BASE
 106
 107 #define CONFIG_NUM_DDR_CONTROLLERS      1
 108 #define CONFIG_DIMM_SLOTS_PER_CTLR      1
 109 #define CONFIG_CHIP_SELECTS_PER_CTRL    2
 110
 111 /* I2C addresses of SPD EEPROMs */
 112 #define CONFIG_SYS_SPD_BUS_NUM          0       /* SPD EEPROM located on I2C bus 0 */
 113 #define SPD_EEPROM_ADDRESS1     0x51    /* CTLR 0 DIMM 0 */
 114
 115 /* These are used when DDR doesn't use SPD.  */
 116 #define CONFIG_SYS_SDRAM_SIZE           1024            /* DDR is 1GB */
 117
 118 /* Default settings for "stable" mode */
 119 #define CONFIG_SYS_DDR_CS0_BNDS         0x0000003F
 120 #define CONFIG_SYS_DDR_CS1_BNDS         0x00000000
 121 #define CONFIG_SYS_DDR_CS0_CONFIG       0x80014202
 122 #define CONFIG_SYS_DDR_CS1_CONFIG       0x00000000
 123 #define CONFIG_SYS_DDR_TIMING_3         0x00020000
 124 #define CONFIG_SYS_DDR_TIMING_0         0x00330804
 125 #define CONFIG_SYS_DDR_TIMING_1         0x6f6b4846
 126 #define CONFIG_SYS_DDR_TIMING_2         0x0fa890d4
 127 #define CONFIG_SYS_DDR_MODE_1           0x00421422
 128 #define CONFIG_SYS_DDR_MODE_2           0x00000000
 129 #define CONFIG_SYS_DDR_MODE_CTRL        0x00000000
 130 #define CONFIG_SYS_DDR_INTERVAL         0x61800100
 131 #define CONFIG_SYS_DDR_DATA_INIT        0xdeadbeef
 132 #define CONFIG_SYS_DDR_CLK_CTRL         0x02000000
 133 #define CONFIG_SYS_DDR_TIMING_4         0x00220001
 134 #define CONFIG_SYS_DDR_TIMING_5         0x03402400
 135 #define CONFIG_SYS_DDR_ZQ_CNTL          0x89080600
 136 #define CONFIG_SYS_DDR_WRLVL_CNTL       0x8655A608
 137 #define CONFIG_SYS_DDR_CONTROL          0xE7000000 /* Type = DDR3: ECC enabled, No Interleaving */
 138 #define CONFIG_SYS_DDR_CONTROL2         0x24400011
 139 #define CONFIG_SYS_DDR_CDR1             0x00040000
 140 #define CONFIG_SYS_DDR_CDR2             0x00000000
 141
 142 #define CONFIG_SYS_DDR_ERR_INT_EN       0x0000000d
 143 #define CONFIG_SYS_DDR_ERR_DIS          0x00000000
 144 #define CONFIG_SYS_DDR_SBE              0x00010000
 145
 146 /* Settings that differ for "performance" mode */
 147 #define CONFIG_SYS_DDR_CS0_BNDS_PERF            0x0000007F /* Interleaving Enabled */
 148 #define CONFIG_SYS_DDR_CS1_BNDS_PERF            0x00000000 /* Interleaving Enabled */
 149 #define CONFIG_SYS_DDR_CS1_CONFIG_PERF  0x80014202
 150 #define CONFIG_SYS_DDR_TIMING_1_PERF            0x5d5b4543
 151 #define CONFIG_SYS_DDR_TIMING_2_PERF            0x0fa890ce
 152 #define CONFIG_SYS_DDR_CONTROL_PERF             0xC7004000 /* Type = DDR3: ECC disabled, cs0-cs1 interleaving */
 153
 154 /*
 155  * The following set of values were tested for DDR2
 156  * with a DDR3 to DDR2 interposer
 157  *
 158 #define CONFIG_SYS_DDR_TIMING_3         0x00000000
 159 #define CONFIG_SYS_DDR_TIMING_0         0x00260802
 160 #define CONFIG_SYS_DDR_TIMING_1         0x3935d322
 161 #define CONFIG_SYS_DDR_TIMING_2         0x14904cc8
 162 #define CONFIG_SYS_DDR_MODE_1           0x00480432
 163 #define CONFIG_SYS_DDR_MODE_2           0x00000000
 164 #define CONFIG_SYS_DDR_INTERVAL         0x06180100
 165 #define CONFIG_SYS_DDR_DATA_INIT        0xdeadbeef
 166 #define CONFIG_SYS_DDR_CLK_CTRL         0x03800000
 167 #define CONFIG_SYS_DDR_OCD_CTRL         0x00000000
 168 #define CONFIG_SYS_DDR_OCD_STATUS       0x00000000
 169 #define CONFIG_SYS_DDR_CONTROL          0xC3008000
 170 #define CONFIG_SYS_DDR_CONTROL2         0x04400010
 171  *
 172  */
 173
 174 #undef CONFIG_CLOCKS_IN_MHZ
 175
 176 /*
 177  * Memory map
 178  *
 179  * 0x0000_0000  0x7fff_ffff     DDR                     2G Cacheable
 180  * 0x8000_0000  0xbfff_ffff     PCI Express Mem         1G non-cacheable
 181  * 0xc000_0000  0xdfff_ffff     PCI                     512M non-cacheable
 182  * 0xe100_0000  0xe3ff_ffff     PCI IO range            4M non-cacheable
 183  *
 184  * Localbus cacheable (TBD)
 185  * 0xXXXX_XXXX  0xXXXX_XXXX     SRAM                    YZ M Cacheable
 186  *
 187  * Localbus non-cacheable
 188  * 0xe000_0000  0xe80f_ffff     Promjet/free            128M non-cacheable
 189  * 0xe800_0000  0xefff_ffff     FLASH                   128M non-cacheable
 190  * 0xffa0_0000  0xffaf_ffff     NAND                    1M non-cacheable
 191  * 0xffdf_0000  0xffdf_7fff     PIXIS                   32K non-cacheable TLB0
 192  * 0xffd0_0000  0xffd0_3fff     L1 for stack            16K Cacheable TLB0
 193  * 0xffe0_0000  0xffef_ffff     CCSR                    1M non-cacheable
 194  */
 195
 196 /*
 197  * Local Bus Definitions
 198  */
 199 #define CONFIG_SYS_FLASH_BASE           0xe0000000      /* start of FLASH 128M */
 200 #ifdef CONFIG_PHYS_64BIT
 201 #define CONFIG_SYS_FLASH_BASE_PHYS      0xfe0000000ull
 202 #else
 203 #define CONFIG_SYS_FLASH_BASE_PHYS      CONFIG_SYS_FLASH_BASE
 204 #endif
 205
 206 #define CONFIG_FLASH_BR_PRELIM  (BR_PHYS_ADDR((CONFIG_SYS_FLASH_BASE_PHYS + 0x8000000)) | BR_PS_16 | BR_V)
 207 #define CONFIG_FLASH_OR_PRELIM  0xf8000ff7
 208
 209 #define CONFIG_SYS_BR1_PRELIM  (BR_PHYS_ADDR(CONFIG_SYS_FLASH_BASE_PHYS) | BR_PS_16 | BR_V)
 210 #define CONFIG_SYS_OR1_PRELIM   0xf8000ff7
 211
 212 #define CONFIG_SYS_FLASH_BANKS_LIST     {CONFIG_SYS_FLASH_BASE_PHYS + 0x8000000, CONFIG_SYS_FLASH_BASE_PHYS}
 213 #define CONFIG_SYS_FLASH_QUIET_TEST
 214 #define CONFIG_FLASH_SHOW_PROGRESS 45 /* count down from 45/5: 9..1 */
 215
 216 #define CONFIG_SYS_MAX_FLASH_BANKS      2               /* number of banks */
 217 #define CONFIG_SYS_MAX_FLASH_SECT       1024            /* sectors per device */
 218 #undef  CONFIG_SYS_FLASH_CHECKSUM
 219 #define CONFIG_SYS_FLASH_ERASE_TOUT     60000           /* Flash Erase Timeout (ms) */
 220 #define CONFIG_SYS_FLASH_WRITE_TOUT     500             /* Flash Write Timeout (ms) */
 221
 222 #define CONFIG_SYS_MONITOR_BASE TEXT_BASE       /* start of monitor */
 223
 224 #define CONFIG_FLASH_CFI_DRIVER
 225 #define CONFIG_SYS_FLASH_CFI
 226 #define CONFIG_SYS_FLASH_EMPTY_INFO
 227 #define CONFIG_SYS_FLASH_AMD_CHECK_DQ7
 228
 229 #define CONFIG_BOARD_EARLY_INIT_R       /* call board_early_init_r function */
 230
 231 #define CONFIG_FSL_NGPIXIS              /* use common ngPIXIS code */
 232
 233 #ifdef CONFIG_FSL_NGPIXIS
 234 #define PIXIS_BASE      0xffdf0000      /* PIXIS registers */
 235 #ifdef CONFIG_PHYS_64BIT
 236 #define PIXIS_BASE_PHYS 0xfffdf0000ull
 237 #else
 238 #define PIXIS_BASE_PHYS PIXIS_BASE
 239 #endif
 240
 241 #define CONFIG_SYS_BR3_PRELIM   (BR_PHYS_ADDR(PIXIS_BASE_PHYS) | BR_PS_8 | BR_V)
 242 #define CONFIG_SYS_OR3_PRELIM           0xffffeff7      /* 32KB but only 4k mapped */
 243
 244 #define PIXIS_LBMAP_SWITCH      7
 245 #define PIXIS_LBMAP_MASK        0xf0
 246 #define PIXIS_LBMAP_SHIFT       4
 247 #define PIXIS_LBMAP_ALTBANK     0x20
 248 #endif
 249
 250 #define CONFIG_SYS_INIT_RAM_LOCK        1
 251 #define CONFIG_SYS_INIT_RAM_ADDR        0xffd00000      /* Initial L1 address */
 252 #ifdef CONFIG_PHYS_64BIT
 253 #define CONFIG_SYS_INIT_RAM_ADDR_PHYS_HIGH 0xf
 254 #define CONFIG_SYS_INIT_RAM_ADDR_PHYS_LOW CONFIG_SYS_INIT_RAM_ADDR
 255 /* The assembler doesn't like typecast */
 256 #define CONFIG_SYS_INIT_RAM_ADDR_PHYS \
 257         ((CONFIG_SYS_INIT_RAM_ADDR_PHYS_HIGH * 1ull << 32) | \
 258           CONFIG_SYS_INIT_RAM_ADDR_PHYS_LOW)
 259 #else
 260 #define CONFIG_SYS_INIT_RAM_ADDR_PHYS   CONFIG_SYS_INIT_RAM_ADDR /* Initial L1 address */
 261 #define CONFIG_SYS_INIT_RAM_ADDR_PHYS_HIGH 0
 262 #define CONFIG_SYS_INIT_RAM_ADDR_PHYS_LOW CONFIG_SYS_INIT_RAM_ADDR_PHYS
 263 #endif
 264 #define CONFIG_SYS_INIT_RAM_END 0x00004000      /* End of used area in RAM */
 265
 266 #define CONFIG_SYS_GBL_DATA_SIZE        128     /* num bytes initial data */
 267 #define CONFIG_SYS_GBL_DATA_OFFSET      (CONFIG_SYS_INIT_RAM_END - CONFIG_SYS_GBL_DATA_SIZE)
 268 #define CONFIG_SYS_INIT_SP_OFFSET       CONFIG_SYS_GBL_DATA_OFFSET
 269
 270 #define CONFIG_SYS_MONITOR_LEN          (256 * 1024) /* Reserve 256 kB for Mon */
 271 #define CONFIG_SYS_MALLOC_LEN           (1024 * 1024)   /* Reserved for malloc */
 272
 273 #define CONFIG_SYS_NAND_BASE            0xffa00000
 274 #ifdef CONFIG_PHYS_64BIT
 275 #define CONFIG_SYS_NAND_BASE_PHYS       0xfffa00000ull
 276 #else
 277 #define CONFIG_SYS_NAND_BASE_PHYS       CONFIG_SYS_NAND_BASE
 278 #endif
 279 #define CONFIG_SYS_NAND_BASE_LIST       { CONFIG_SYS_NAND_BASE,\
 280                                 CONFIG_SYS_NAND_BASE + 0x40000, \
 281                                 CONFIG_SYS_NAND_BASE + 0x80000,\
 282                                 CONFIG_SYS_NAND_BASE + 0xC0000}
 283 #define CONFIG_SYS_MAX_NAND_DEVICE      4
 284 #define CONFIG_MTD_NAND_VERIFY_WRITE
 285 #define CONFIG_CMD_NAND                 1
 286 #define CONFIG_NAND_FSL_ELBC            1
 287 #define CONFIG_SYS_NAND_BLOCK_SIZE      (128 * 1024)
 288
 289 /* NAND flash config */
 290 #define CONFIG_NAND_BR_PRELIM  (BR_PHYS_ADDR(CONFIG_SYS_NAND_BASE_PHYS) \
 291                                 | (2<<BR_DECC_SHIFT)    /* Use HW ECC */ \
 292                                 | BR_PS_8               /* Port Size = 8bit */ \
 293                                 | BR_MS_FCM             /* MSEL = FCM */ \
 294                                 | BR_V)                 /* valid */
 295 #define CONFIG_NAND_OR_PRELIM  (0xFFFC0000              /* length 256K */ \
 296                                 | OR_FCM_PGS            /* Large Page*/ \
 297                                 | OR_FCM_CSCT \
 298                                 | OR_FCM_CST \
 299                                 | OR_FCM_CHT \
 300                                 | OR_FCM_SCY_1 \
 301                                 | OR_FCM_TRLX \
 302                                 | OR_FCM_EHTR)
 303
 304 #define CONFIG_SYS_BR0_PRELIM  CONFIG_FLASH_BR_PRELIM  /* NOR Base Address */
 305 #define CONFIG_SYS_OR0_PRELIM  CONFIG_FLASH_OR_PRELIM  /* NOR Options */
 306 #define CONFIG_SYS_BR2_PRELIM  CONFIG_NAND_BR_PRELIM  /* NAND Base Address */
 307 #define CONFIG_SYS_OR2_PRELIM  CONFIG_NAND_OR_PRELIM  /* NAND Options */
 308
 309 #define CONFIG_SYS_BR4_PRELIM  (BR_PHYS_ADDR((CONFIG_SYS_NAND_BASE_PHYS + 0x40000))\
 310                                 | (2<<BR_DECC_SHIFT)    /* Use HW ECC */ \
 311                                 | BR_PS_8               /* Port Size = 8bit */ \
 312                                 | BR_MS_FCM             /* MSEL = FCM */ \
 313                                 | BR_V)                 /* valid */
 314 #define CONFIG_SYS_OR4_PRELIM  CONFIG_NAND_OR_PRELIM    /* NAND Options */
 315 #define CONFIG_SYS_BR5_PRELIM  (BR_PHYS_ADDR((CONFIG_SYS_NAND_BASE_PHYS + 0x80000))\
 316                                 | (2<<BR_DECC_SHIFT)    /* Use HW ECC */ \
 317                                 | BR_PS_8               /* Port Size = 8bit */ \
 318                                 | BR_MS_FCM             /* MSEL = FCM */ \
 319                                 | BR_V)                 /* valid */
 320 #define CONFIG_SYS_OR5_PRELIM  CONFIG_NAND_OR_PRELIM    /* NAND Options */
 321
 322 #define CONFIG_SYS_BR6_PRELIM  (BR_PHYS_ADDR((CONFIG_SYS_NAND_BASE_PHYS + 0xc0000))\
 323                                 | (2<<BR_DECC_SHIFT)    /* Use HW ECC */ \
 324                                 | BR_PS_8               /* Port Size = 8bit */ \
 325                                 | BR_MS_FCM             /* MSEL = FCM */ \
 326                                 | BR_V)                 /* valid */
 327 #define CONFIG_SYS_OR6_PRELIM  CONFIG_NAND_OR_PRELIM    /* NAND Options */
 328
 329 /* Serial Port - controlled on board with jumper J8
 330  * open - index 2
 331  * shorted - index 1
 332  */
 333 #define CONFIG_CONS_INDEX       1
 334 #undef  CONFIG_SERIAL_SOFTWARE_FIFO
 335 #define CONFIG_SYS_NS16550
 336 #define CONFIG_SYS_NS16550_SERIAL
 337 #define CONFIG_SYS_NS16550_REG_SIZE     1
 338 #define CONFIG_SYS_NS16550_CLK          get_bus_freq(0)
 339
 340 #define CONFIG_SYS_BAUDRATE_TABLE       \
 341         {300, 600, 1200, 2400, 4800, 9600, 19200, 38400,115200}
 342
 343 #define CONFIG_SYS_NS16550_COM1 (CONFIG_SYS_CCSRBAR+0x4500)
 344 #define CONFIG_SYS_NS16550_COM2 (CONFIG_SYS_CCSRBAR+0x4600)
 345
 346 /* Use the HUSH parser */
 347 #define CONFIG_SYS_HUSH_PARSER
 348 #ifdef  CONFIG_SYS_HUSH_PARSER
 349 #define CONFIG_SYS_PROMPT_HUSH_PS2 "> "
 350 #endif
 351
 352 /*
 353  * Pass open firmware flat tree
 354  */
 355 #define CONFIG_OF_LIBFDT                1
 356 #define CONFIG_OF_BOARD_SETUP           1
 357 #define CONFIG_OF_STDOUT_VIA_ALIAS      1
 358
 359 /* I2C */
 360 #define CONFIG_FSL_I2C          /* Use FSL common I2C driver */
 361 #define CONFIG_HARD_I2C         /* I2C with hardware support */
 362 #undef  CONFIG_SOFT_I2C         /* I2C bit-banged */
 363 #define CONFIG_I2C_MULTI_BUS
 364 #define CONFIG_SYS_I2C_SPEED            400000  /* I2C speed and slave address */
 365 #define CONFIG_SYS_I2C_EEPROM_ADDR      0x57
 366 #define CONFIG_SYS_I2C_SLAVE            0x7F
 367 #define CONFIG_SYS_I2C_NOPROBES {{0,0x29}}/* Don't probe these addrs */
 368 #define CONFIG_SYS_I2C_OFFSET           0x3000
 369 #define CONFIG_SYS_I2C2_OFFSET          0x3100
 370
 371 /*
 372  * I2C2 EEPROM
 373  */
 374 #define CONFIG_ID_EEPROM
 375 #ifdef CONFIG_ID_EEPROM
 376 #define CONFIG_SYS_I2C_EEPROM_NXID
 377 #endif
 378 #define CONFIG_SYS_I2C_EEPROM_ADDR      0x57
 379 #define CONFIG_SYS_I2C_EEPROM_ADDR_LEN 1
 380 #define CONFIG_SYS_EEPROM_BUS_NUM       0
 381
 382 /*
 383  * General PCI
 384  * Memory space is mapped 1-1, but I/O space must start from 0.
 385  */
 386
 387 /* controller 3, Slot 1, tgtid 3, Base address b000 */
 388 #define CONFIG_SYS_PCIE3_MEM_VIRT       0x80000000
 389 #ifdef CONFIG_PHYS_64BIT
 390 #define CONFIG_SYS_PCIE3_MEM_BUS        0xe0000000
 391 #define CONFIG_SYS_PCIE3_MEM_PHYS       0xc00000000ull
 392 #else
 393 #define CONFIG_SYS_PCIE3_MEM_BUS        0x80000000
 394 #define CONFIG_SYS_PCIE3_MEM_PHYS       0x80000000
 395 #endif
 396 #define CONFIG_SYS_PCIE3_MEM_SIZE       0x20000000      /* 512M */
 397 #define CONFIG_SYS_PCIE3_IO_VIRT        0xffc00000
 398 #define CONFIG_SYS_PCIE3_IO_BUS         0x00000000
 399 #ifdef CONFIG_PHYS_64BIT
 400 #define CONFIG_SYS_PCIE3_IO_PHYS        0xfffc00000ull
 401 #else
 402 #define CONFIG_SYS_PCIE3_IO_PHYS        0xffc00000
 403 #endif
 404 #define CONFIG_SYS_PCIE3_IO_SIZE        0x00010000      /* 64k */
 405
 406 /* controller 2, direct to uli, tgtid 2, Base address 9000 */
 407 #define CONFIG_SYS_PCIE2_MEM_VIRT       0xa0000000
 408 #ifdef CONFIG_PHYS_64BIT
 409 #define CONFIG_SYS_PCIE2_MEM_BUS        0xe0000000
 410 #define CONFIG_SYS_PCIE2_MEM_PHYS       0xc20000000ull
 411 #else
 412 #define CONFIG_SYS_PCIE2_MEM_BUS        0xa0000000
 413 #define CONFIG_SYS_PCIE2_MEM_PHYS       0xa0000000
 414 #endif
 415 #define CONFIG_SYS_PCIE2_MEM_SIZE       0x20000000      /* 512M */
 416 #define CONFIG_SYS_PCIE2_IO_VIRT        0xffc10000
 417 #define CONFIG_SYS_PCIE2_IO_BUS         0x00000000
 418 #ifdef CONFIG_PHYS_64BIT
 419 #define CONFIG_SYS_PCIE2_IO_PHYS        0xfffc10000ull
 420 #else
 421 #define CONFIG_SYS_PCIE2_IO_PHYS        0xffc10000
 422 #endif
 423 #define CONFIG_SYS_PCIE2_IO_SIZE        0x00010000      /* 64k */
 424
 425 /* controller 1, Slot 2, tgtid 1, Base address a000 */
 426 #define CONFIG_SYS_PCIE1_MEM_VIRT       0xc0000000
 427 #ifdef CONFIG_PHYS_64BIT
 428 #define CONFIG_SYS_PCIE1_MEM_BUS        0xe0000000
 429 #define CONFIG_SYS_PCIE1_MEM_PHYS       0xc40000000ull
 430 #else
 431 #define CONFIG_SYS_PCIE1_MEM_BUS        0xc0000000
 432 #define CONFIG_SYS_PCIE1_MEM_PHYS       0xc0000000
 433 #endif
 434 #define CONFIG_SYS_PCIE1_MEM_SIZE       0x20000000      /* 512M */
 435 #define CONFIG_SYS_PCIE1_IO_VIRT        0xffc20000
 436 #define CONFIG_SYS_PCIE1_IO_BUS         0x00000000
 437 #ifdef CONFIG_PHYS_64BIT
 438 #define CONFIG_SYS_PCIE1_IO_PHYS        0xfffc20000ull
 439 #else
 440 #define CONFIG_SYS_PCIE1_IO_PHYS        0xffc20000
 441 #endif
 442 #define CONFIG_SYS_PCIE1_IO_SIZE        0x00010000      /* 64k */
 443
 444 #if defined(CONFIG_PCI)
 445
 446 /*PCIE video card used*/
 447 #define VIDEO_IO_OFFSET         CONFIG_SYS_PCIE1_IO_VIRT
 448
 449 /* video */
 450 #define CONFIG_VIDEO
 451
 452 #if defined(CONFIG_VIDEO)
 453 #define CONFIG_BIOSEMU
 454 #define CONFIG_CFB_CONSOLE
 455 #define CONFIG_VIDEO_SW_CURSOR
 456 #define CONFIG_VGA_AS_SINGLE_DEVICE
 457 #define CONFIG_ATI_RADEON_FB
 458 #define CONFIG_VIDEO_LOGO
 459 /*#define CONFIG_CONSOLE_CURSOR*/
 460 #define CONFIG_SYS_ISA_IO_BASE_ADDRESS VIDEO_IO_OFFSET
 461 #endif
 462
 463 #define CONFIG_NET_MULTI
 464 #define CONFIG_PCI_PNP                  /* do pci plug-and-play */
 465
 466 #undef CONFIG_EEPRO100
 467 #undef CONFIG_TULIP
 468 #define CONFIG_RTL8139
 469
 470 #ifndef CONFIG_PCI_PNP
 471         #define PCI_ENET0_IOADDR        CONFIG_SYS_PCIE3_IO_BUS
 472         #define PCI_ENET0_MEMADDR       CONFIG_SYS_PCIE3_IO_BUS
 473         #define PCI_IDSEL_NUMBER        0x11    /* IDSEL = AD11 */
 474 #endif
 475
 476 #define CONFIG_PCI_SCAN_SHOW            /* show pci devices on startup */
 477 #define CONFIG_DOS_PARTITION
 478 #define CONFIG_SCSI_AHCI
 479
 480 #ifdef CONFIG_SCSI_AHCI
 481 #define CONFIG_SATA_ULI5288
 482 #define CONFIG_SYS_SCSI_MAX_SCSI_ID     4
 483 #define CONFIG_SYS_SCSI_MAX_LUN 1
 484 #define CONFIG_SYS_SCSI_MAX_DEVICE      (CONFIG_SYS_SCSI_MAX_SCSI_ID * CONFIG_SYS_SCSI_MAX_LUN)
 485 #define CONFIG_SYS_SCSI_MAXDEVICE       CONFIG_SYS_SCSI_MAX_DEVICE
 486 #endif /* SCSI */
 487
 488 #endif  /* CONFIG_PCI */
 489
 490
 491 #if defined(CONFIG_TSEC_ENET)
 492
 493 #ifndef CONFIG_NET_MULTI
 494 #define CONFIG_NET_MULTI        1
 495 #endif
 496
 497 #define CONFIG_MII              1       /* MII PHY management */
 498 #define CONFIG_MII_DEFAULT_TSEC 1       /* Allow unregistered phys */
 499 #define CONFIG_TSEC1    1
 500 #define CONFIG_TSEC1_NAME       "eTSEC1"
 501 #define CONFIG_TSEC2    1
 502 #define CONFIG_TSEC2_NAME       "eTSEC2"
 503 #define CONFIG_TSEC3    1
 504 #define CONFIG_TSEC3_NAME       "eTSEC3"
 505
 506 #define CONFIG_PIXIS_SGMII_CMD
 507 #define CONFIG_FSL_SGMII_RISER  1
 508 #define SGMII_RISER_PHY_OFFSET  0x1b
 509
 510 #ifdef CONFIG_FSL_SGMII_RISER
 511 #define CONFIG_SYS_TBIPA_VALUE          0x10 /* avoid conflict with eTSEC4 paddr */
 512 #endif
 513
 514 #define TSEC1_PHY_ADDR          0
 515 #define TSEC2_PHY_ADDR          1
 516 #define TSEC3_PHY_ADDR          2
 517
 518 #define TSEC1_FLAGS             (TSEC_GIGABIT | TSEC_REDUCED)
 519 #define TSEC2_FLAGS             (TSEC_GIGABIT | TSEC_REDUCED)
 520 #define TSEC3_FLAGS             (TSEC_GIGABIT | TSEC_REDUCED)
 521
 522 #define TSEC1_PHYIDX            0
 523 #define TSEC2_PHYIDX            0
 524 #define TSEC3_PHYIDX            0
 525
 526 #define CONFIG_ETHPRIME         "eTSEC1"
 527
 528 #define CONFIG_PHY_GIGE         1       /* Include GbE speed/duplex detection */
 529 #endif  /* CONFIG_TSEC_ENET */
 530
 531 /*
 532  * Environment
 533  */
 534 #define CONFIG_ENV_IS_IN_FLASH  1
 535 #if CONFIG_SYS_MONITOR_BASE > 0xfff80000
 536 #define CONFIG_ENV_ADDR         0xfff80000
 537 #else
 538 #define CONFIG_ENV_ADDR         (CONFIG_SYS_MONITOR_BASE - CONFIG_ENV_SECT_SIZE)
 539 #endif
 540 #define CONFIG_ENV_SIZE         0x2000
 541 #define CONFIG_ENV_SECT_SIZE    0x20000 /* 128K (one sector) */
 542
 543 #define CONFIG_LOADS_ECHO       1       /* echo on for serial download */
 544 #define CONFIG_SYS_LOADS_BAUD_CHANGE    1       /* allow baudrate change */
 545
 546 /*
 547  * Command line configuration.
 548  */
 549 #include <config_cmd_default.h>
 550
 551 #define CONFIG_CMD_IRQ
 552 #define CONFIG_CMD_PING
 553 #define CONFIG_CMD_I2C
 554 #define CONFIG_CMD_MII
 555 #define CONFIG_CMD_ELF
 556 #define CONFIG_CMD_IRQ
 557 #define CONFIG_CMD_SETEXPR
 558 #define CONFIG_CMD_REGINFO
 559
 560 #if defined(CONFIG_PCI)
 561 #define CONFIG_CMD_PCI
 562 #define CONFIG_CMD_NET
 563 #define CONFIG_CMD_SCSI
 564 #define CONFIG_CMD_EXT2
 565 #endif
 566
 567 /*
 568  * USB
 569  */
 570 #define CONFIG_CMD_USB
 571 #define CONFIG_USB_STORAGE
 572 #define CONFIG_USB_EHCI
 573 #define CONFIG_USB_EHCI_FSL
 574 #define CONFIG_EHCI_HCD_INIT_AFTER_RESET
 575
 576 #undef CONFIG_WATCHDOG                  /* watchdog disabled */
 577
 578 /*
 579  * Miscellaneous configurable options
 580  */
 581 #define CONFIG_SYS_LONGHELP                     /* undef to save memory */
 582 #define CONFIG_CMDLINE_EDITING          /* Command-line editing */
 583 #define CONFIG_SYS_LOAD_ADDR    0x2000000       /* default load address */
 584 #define CONFIG_SYS_PROMPT       "=> "           /* Monitor Command Prompt */
 585 #if defined(CONFIG_CMD_KGDB)
 586 #define CONFIG_SYS_CBSIZE       1024            /* Console I/O Buffer Size */
 587 #else
 588 #define CONFIG_SYS_CBSIZE       256             /* Console I/O Buffer Size */
 589 #endif
 590 #define CONFIG_SYS_PBSIZE (CONFIG_SYS_CBSIZE+sizeof(CONFIG_SYS_PROMPT)+16) /* Print Buffer Size */
 591 #define CONFIG_SYS_MAXARGS      16              /* max number of command args */
 592 #define CONFIG_SYS_BARGSIZE     CONFIG_SYS_CBSIZE       /* Boot Argument Buffer Size */
 593 #define CONFIG_SYS_HZ           1000            /* decrementer freq: 1ms ticks */
 594
 595 /*
 596  * For booting Linux, the board info and command line data
 597  * have to be in the first 16 MB of memory, since this is
 598  * the maximum mapped by the Linux kernel during initialization.
 599  */
 600 #define CONFIG_SYS_BOOTMAPSZ    (16 << 20)      /* Initial Memory map for Linux*/
 601
 602 /*
 603  * Internal Definitions
 604  *
 605  * Boot Flags
 606  */
 607 #define BOOTFLAG_COLD   0x01            /* Normal Power-On: Boot from FLASH */
 608 #define BOOTFLAG_WARM   0x02            /* Software reboot */
 609
 610 #if defined(CONFIG_CMD_KGDB)
 611 #define CONFIG_KGDB_BAUDRATE    230400  /* speed to run kgdb serial port */
 612 #define CONFIG_KGDB_SER_INDEX   2       /* which serial port to use */
 613 #endif
 614
 615 /*
 616  * Environment Configuration
 617  */
 618
 619 /* The mac addresses for all ethernet interface */
 620 #if defined(CONFIG_TSEC_ENET)
 621 #define CONFIG_HAS_ETH0
 622 #define CONFIG_ETHADDR  00:E0:0C:02:00:FD
 623 #define CONFIG_HAS_ETH1
 624 #define CONFIG_ETH1ADDR 00:E0:0C:02:01:FD
 625 #define CONFIG_HAS_ETH2
 626 #define CONFIG_ETH2ADDR 00:E0:0C:02:02:FD
 627 #define CONFIG_HAS_ETH3
 628 #define CONFIG_ETH3ADDR 00:E0:0C:02:03:FD
 629 #endif
 630
 631 #define CONFIG_IPADDR           192.168.1.254
 632
 633 #define CONFIG_HOSTNAME         unknown
 634 #define CONFIG_ROOTPATH         /opt/nfsroot
 635 #define CONFIG_BOOTFILE         uImage
 636 #define CONFIG_UBOOTPATH        u-boot.bin      /* U-Boot image on TFTP server */
 637
 638 #define CONFIG_SERVERIP         192.168.1.1
 639 #define CONFIG_GATEWAYIP        192.168.1.1
 640 #define CONFIG_NETMASK          255.255.255.0
 641
 642 /* default location for tftp and bootm */
 643 #define CONFIG_LOADADDR         1000000
 644
 645 #define CONFIG_BOOTDELAY 10     /* -1 disables auto-boot */
 646 #undef  CONFIG_BOOTARGS         /* the boot command will set bootargs */
 647
 648 #define CONFIG_BAUDRATE 115200
 649
 650 #define CONFIG_EXTRA_ENV_SETTINGS                               \
 651  "perf_mode=stable\0"                   \
 652  "memctl_intlv_ctl=2\0"                                         \
 653  "netdev=eth0\0"                                                \
 654  "uboot=" MK_STR(CONFIG_UBOOTPATH) "\0"                         \
 655  "tftpflash=tftpboot $loadaddr $uboot; "                        \
 656         "protect off " MK_STR(TEXT_BASE) " +$filesize; "        \
 657         "erase " MK_STR(TEXT_BASE) " +$filesize; "              \
 658         "cp.b $loadaddr " MK_STR(TEXT_BASE) " $filesize; "      \
 659         "protect on " MK_STR(TEXT_BASE) " +$filesize; "         \
 660         "cmp.b $loadaddr " MK_STR(TEXT_BASE) " $filesize\0"     \
 661  "consoledev=ttyS0\0"                           \
 662  "ramdiskaddr=2000000\0"                        \
 663  "ramdiskfile=p2020ds/ramdisk.uboot\0"          \
 664  "fdtaddr=c00000\0"                             \
 665  "fdtfile=p2020ds/p2020ds.dtb\0"                \
 666  "bdev=sda3\0"
 667
 668 #define CONFIG_HDBOOT                           \
 669  "setenv bootargs root=/dev/$bdev rw "          \
 670  "console=$consoledev,$baudrate $othbootargs;"  \
 671  "tftp $loadaddr $bootfile;"                    \
 672  "tftp $fdtaddr $fdtfile;"                      \
 673  "bootm $loadaddr - $fdtaddr"
 674
 675 #define CONFIG_NFSBOOTCOMMAND           \
 676  "setenv bootargs root=/dev/nfs rw "    \
 677  "nfsroot=$serverip:$rootpath "         \
 678  "ip=$ipaddr:$serverip:$gatewayip:$netmask:$hostname:$netdev:off " \
 679  "console=$consoledev,$baudrate $othbootargs;"  \
 680  "tftp $loadaddr $bootfile;"            \
 681  "tftp $fdtaddr $fdtfile;"              \
 682  "bootm $loadaddr - $fdtaddr"
 683
 684 #define CONFIG_RAMBOOTCOMMAND           \
 685  "setenv bootargs root=/dev/ram rw "    \
 686  "console=$consoledev,$baudrate $othbootargs;"  \
 687  "tftp $ramdiskaddr $ramdiskfile;"      \
 688  "tftp $loadaddr $bootfile;"            \
 689  "tftp $fdtaddr $fdtfile;"              \
 690  "bootm $loadaddr $ramdiskaddr $fdtaddr"
 691
 692 #define CONFIG_BOOTCOMMAND              CONFIG_HDBOOT
 693
 694 #endif  /* __CONFIG_H */