include/configs/TQM850M.h

   1 /*
   2  * (C) Copyright 2000-2005
   3  * Wolfgang Denk, DENX Software Engineering, wd@denx.de.
   4  *
   5  * See file CREDITS for list of people who contributed to this
   6  * project.
   7  *
   8  * This program is free software; you can redistribute it and/or
   9  * modify it under the terms of the GNU General Public License as
  10  * published by the Free Software Foundation; either version 2 of
  11  * the License, or (at your option) any later version.
  12  *
  13  * This program is distributed in the hope that it will be useful,
  14  * but WITHOUT ANY WARRANTY; without even the implied warranty of
  15  * MERCHANTABILITY or FITNESS FOR A PARTICULAR PURPOSE.  See the
  16  * GNU General Public License for more details.
  17  *
  18  * You should have received a copy of the GNU General Public License
  19  * along with this program; if not, write to the Free Software
  20  * Foundation, Inc., 59 Temple Place, Suite 330, Boston,
  21  * MA 02111-1307 USA
  22  */
  23
  24 /*
  25  * board/config.h - configuration options, board specific
  26  */
  27
  28 #ifndef __CONFIG_H
  29 #define __CONFIG_H
  30
  31 /*
  32  * High Level Configuration Options
  33  * (easy to change)
  34  */
  35
  36 #define CONFIG_MPC850           1       /* This is a MPC850 CPU         */
  37 #define CONFIG_TQM850M          1       /* ...on a TQM8xxM module       */
  38
  39 #define CONFIG_8xx_CONS_SMC1    1       /* Console is on SMC1           */
  40 #undef  CONFIG_8xx_CONS_SMC2
  41 #undef  CONFIG_8xx_CONS_NONE
  42 #define CONFIG_BAUDRATE         115200  /* console baudrate = 115kbps   */
  43
  44 #define CONFIG_BOOTCOUNT_LIMIT
  45
  46 #define CONFIG_BOARD_TYPES      1       /* support board types          */
  47
  48 #define CONFIG_PREBOOT  "echo;echo Type \"run flash_nfs\" to mount root filesystem over NFS;echo"
  49
  50 #undef  CONFIG_BOOTARGS
  51
  52 #define CONFIG_EXTRA_ENV_SETTINGS                                       \
  53         "netdev=eth0\0"                                                 \
  54         "nfsargs=setenv bootargs root=/dev/nfs rw "                     \
  55                 "nfsroot=${serverip}:${rootpath}\0"                     \
  56         "ramargs=setenv bootargs root=/dev/ram rw\0"                    \
  57         "addip=setenv bootargs ${bootargs} "                            \
  58                 "ip=${ipaddr}:${serverip}:${gatewayip}:${netmask}"      \
  59                 ":${hostname}:${netdev}:off panic=1\0"                  \
  60         "flash_nfs=run nfsargs addip;"                                  \
  61                 "bootm ${kernel_addr}\0"                                \
  62         "flash_self=run ramargs addip;"                                 \
  63                 "bootm ${kernel_addr} ${ramdisk_addr}\0"                \
  64         "net_nfs=tftp 200000 ${bootfile};run nfsargs addip;bootm\0"     \
  65         "rootpath=/opt/eldk/ppc_8xx\0"                                  \
  66         "bootfile=/tftpboot/TQM850M/uImage\0"                           \
  67         "fdt_addr=40080000\0"                                           \
  68         "kernel_addr=400A0000\0"                                        \
  69         "ramdisk_addr=40280000\0"                                       \
  70         ""
  71 #define CONFIG_BOOTCOMMAND      "run flash_self"
  72
  73 #define CONFIG_LOADS_ECHO       1       /* echo on for serial download  */
  74 #undef  CFG_LOADS_BAUD_CHANGE           /* don't allow baudrate change  */
  75
  76 #undef  CONFIG_WATCHDOG                 /* watchdog disabled            */
  77
  78 #define CONFIG_STATUS_LED       1       /* Status LED enabled           */
  79
  80 #undef  CONFIG_CAN_DRIVER               /* CAN Driver support disabled  */
  81
  82 /*
  83  * BOOTP options
  84  */
  85 #define CONFIG_BOOTP_SUBNETMASK
  86 #define CONFIG_BOOTP_GATEWAY
  87 #define CONFIG_BOOTP_HOSTNAME
  88 #define CONFIG_BOOTP_BOOTPATH
  89 #define CONFIG_BOOTP_BOOTFILESIZE
  90
  91
  92 #define CONFIG_MAC_PARTITION
  93 #define CONFIG_DOS_PARTITION
  94
  95 #define CONFIG_RTC_MPC8xx               /* use internal RTC of MPC8xx   */
  96
  97 /*
  98  * Command line configuration.
  99  */
 100 #include <config_cmd_default.h>
 101
 102 #define CONFIG_CMD_ASKENV
 103 #define CONFIG_CMD_DATE
 104 #define CONFIG_CMD_DHCP
 105 #define CONFIG_CMD_IDE
 106 #define CONFIG_CMD_NFS
 107 #define CONFIG_CMD_SNTP
 108
 109
 110 /*
 111  * Miscellaneous configurable options
 112  */
 113 #define CFG_LONGHELP                    /* undef to save memory         */
 114 #define CFG_PROMPT              "=> "   /* Monitor Command Prompt       */
 115
 116 #define CONFIG_CMDLINE_EDITING  1       /* add command line history     */
 117 #define CFG_HUSH_PARSER         1       /* Use the HUSH parser          */
 118 #ifdef  CFG_HUSH_PARSER
 119 #define CFG_PROMPT_HUSH_PS2     "> "
 120 #endif
 121
 122 #if defined(CONFIG_CMD_KGDB)
 123 #define CFG_CBSIZE              1024    /* Console I/O Buffer Size      */
 124 #else
 125 #define CFG_CBSIZE              256     /* Console I/O Buffer Size      */
 126 #endif
 127 #define CFG_PBSIZE (CFG_CBSIZE+sizeof(CFG_PROMPT)+16) /* Print Buffer Size */
 128 #define CFG_MAXARGS             16      /* max number of command args   */
 129 #define CFG_BARGSIZE    CFG_CBSIZE      /* Boot Argument Buffer Size    */
 130
 131 #define CFG_MEMTEST_START       0x0400000       /* memtest works on     */
 132 #define CFG_MEMTEST_END         0x0C00000       /* 4 ... 12 MB in DRAM  */
 133
 134 #define CFG_LOAD_ADDR           0x100000        /* default load address */
 135
 136 #define CFG_HZ                  1000    /* decrementer freq: 1 ms ticks */
 137
 138 #define CFG_BAUDRATE_TABLE      { 9600, 19200, 38400, 57600, 115200 }
 139
 140 /*
 141  * Low Level Configuration Settings
 142  * (address mappings, register initial values, etc.)
 143  * You should know what you are doing if you make changes here.
 144  */
 145 /*-----------------------------------------------------------------------
 146  * Internal Memory Mapped Register
 147  */
 148 #define CFG_IMMR                0xFFF00000
 149
 150 /*-----------------------------------------------------------------------
 151  * Definitions for initial stack pointer and data area (in DPRAM)
 152  */
 153 #define CFG_INIT_RAM_ADDR       CFG_IMMR
 154 #define CFG_INIT_RAM_END        0x2F00  /* End of used area in DPRAM    */
 155 #define CFG_GBL_DATA_SIZE       64  /* size in bytes reserved for initial data */
 156 #define CFG_GBL_DATA_OFFSET     (CFG_INIT_RAM_END - CFG_GBL_DATA_SIZE)
 157 #define CFG_INIT_SP_OFFSET      CFG_GBL_DATA_OFFSET
 158
 159 /*-----------------------------------------------------------------------
 160  * Start addresses for the final memory configuration
 161  * (Set up by the startup code)
 162  * Please note that CFG_SDRAM_BASE _must_ start at 0
 163  */
 164 #define CFG_SDRAM_BASE          0x00000000
 165 #define CFG_FLASH_BASE          0x40000000
 166 #define CFG_MONITOR_LEN         (256 << 10)     /* Reserve 256 kB for Monitor   */
 167 #define CFG_MONITOR_BASE        CFG_FLASH_BASE
 168 #define CFG_MALLOC_LEN          (128 << 10)     /* Reserve 128 kB for malloc()  */
 169
 170 /*
 171  * For booting Linux, the board info and command line data
 172  * have to be in the first 8 MB of memory, since this is
 173  * the maximum mapped by the Linux kernel during initialization.
 174  */
 175 #define CFG_BOOTMAPSZ           (8 << 20)       /* Initial Memory map for Linux */
 176
 177 /*-----------------------------------------------------------------------
 178  * FLASH organization
 179  */
 180 #define CFG_MAX_FLASH_BANKS     1       /* max number of memory banks           */
 181 #define CFG_MAX_FLASH_SECT      256     /* max number of sectors on one chip    */
 182
 183 #define CFG_FLASH_ERASE_TOUT    120000  /* Timeout for Flash Erase (in ms)      */
 184 #define CFG_FLASH_WRITE_TOUT    500     /* Timeout for Flash Write (in ms)      */
 185
 186 #define CFG_ENV_IS_IN_FLASH     1
 187 #define CFG_ENV_OFFSET          0x40000 /*   Offset   of Environment Sector     */
 188 #define CFG_ENV_SIZE            0x08000 /* Total Size of Environment Sector     */
 189 #define CFG_ENV_SECT_SIZE       0x20000 /* Total Size of Environment Sector     */
 190
 191 /* Address and size of Redundant Environment Sector     */
 192 #define CFG_ENV_OFFSET_REDUND   (CFG_ENV_OFFSET+CFG_ENV_SECT_SIZE)
 193 #define CFG_ENV_SIZE_REDUND     (CFG_ENV_SIZE)
 194
 195 #define CFG_USE_PPCENV                  /* Environment embedded in sect .ppcenv */
 196
 197 /*-----------------------------------------------------------------------
 198  * Hardware Information Block
 199  */
 200 #define CFG_HWINFO_OFFSET       0x0003FFC0      /* offset of HW Info block */
 201 #define CFG_HWINFO_SIZE         0x00000040      /* size   of HW Info block */
 202 #define CFG_HWINFO_MAGIC        0x54514D38      /* 'TQM8' */
 203
 204 /*-----------------------------------------------------------------------
 205  * Cache Configuration
 206  */
 207 #define CFG_CACHELINE_SIZE      16      /* For all MPC8xx CPUs                  */
 208 #if defined(CONFIG_CMD_KGDB)
 209 #define CFG_CACHELINE_SHIFT     4       /* log base 2 of the above value        */
 210 #endif
 211
 212 /*-----------------------------------------------------------------------
 213  * SYPCR - System Protection Control                            11-9
 214  * SYPCR can only be written once after reset!
 215  *-----------------------------------------------------------------------
 216  * Software & Bus Monitor Timer max, Bus Monitor enable, SW Watchdog freeze
 217  */
 218 #if defined(CONFIG_WATCHDOG)
 219 #define CFG_SYPCR       (SYPCR_SWTC | SYPCR_BMT | SYPCR_BME | SYPCR_SWF | \
 220                          SYPCR_SWE  | SYPCR_SWRI| SYPCR_SWP)
 221 #else
 222 #define CFG_SYPCR       (SYPCR_SWTC | SYPCR_BMT | SYPCR_BME | SYPCR_SWF | SYPCR_SWP)
 223 #endif
 224
 225 /*-----------------------------------------------------------------------
 226  * SIUMCR - SIU Module Configuration                            11-6
 227  *-----------------------------------------------------------------------
 228  * PCMCIA config., multi-function pin tri-state
 229  */
 230 #ifndef CONFIG_CAN_DRIVER
 231 #define CFG_SIUMCR      (SIUMCR_DBGC00 | SIUMCR_DBPC00 | SIUMCR_MLRC01)
 232 #else   /* we must activate GPL5 in the SIUMCR for CAN */
 233 #define CFG_SIUMCR      (SIUMCR_DBGC11 | SIUMCR_DBPC00 | SIUMCR_MLRC01)
 234 #endif  /* CONFIG_CAN_DRIVER */
 235
 236 /*-----------------------------------------------------------------------
 237  * TBSCR - Time Base Status and Control                         11-26
 238  *-----------------------------------------------------------------------
 239  * Clear Reference Interrupt Status, Timebase freezing enabled
 240  */
 241 #define CFG_TBSCR       (TBSCR_REFA | TBSCR_REFB | TBSCR_TBF)
 242
 243 /*-----------------------------------------------------------------------
 244  * RTCSC - Real-Time Clock Status and Control Register          11-27
 245  *-----------------------------------------------------------------------
 246  */
 247 #define CFG_RTCSC       (RTCSC_SEC | RTCSC_ALR | RTCSC_RTF| RTCSC_RTE)
 248
 249 /*-----------------------------------------------------------------------
 250  * PISCR - Periodic Interrupt Status and Control                11-31
 251  *-----------------------------------------------------------------------
 252  * Clear Periodic Interrupt Status, Interrupt Timer freezing enabled
 253  */
 254 #define CFG_PISCR       (PISCR_PS | PISCR_PITF)
 255
 256 /*-----------------------------------------------------------------------
 257  * PLPRCR - PLL, Low-Power, and Reset Control Register          15-30
 258  *-----------------------------------------------------------------------
 259  * Reset PLL lock status sticky bit, timer expired status bit and timer
 260  * interrupt status bit
 261  */
 262 #define CFG_PLPRCR      (PLPRCR_SPLSS | PLPRCR_TEXPS | PLPRCR_TMIST)
 263
 264 /*-----------------------------------------------------------------------
 265  * SCCR - System Clock and reset Control Register               15-27
 266  *-----------------------------------------------------------------------
 267  * Set clock output, timebase and RTC source and divider,
 268  * power management and some other internal clocks
 269  */
 270 #define SCCR_MASK       SCCR_EBDF11
 271 #define CFG_SCCR        (SCCR_COM00   | SCCR_DFSYNC00 | SCCR_DFBRG00  | \
 272                          SCCR_DFNL000 | SCCR_DFNH000  | SCCR_DFLCD000 | \
 273                          SCCR_DFALCD00)
 274
 275 /*-----------------------------------------------------------------------
 276  * PCMCIA stuff
 277  *-----------------------------------------------------------------------
 278  *
 279  */
 280 #define CFG_PCMCIA_MEM_ADDR     (0xE0000000)
 281 #define CFG_PCMCIA_MEM_SIZE     ( 64 << 20 )
 282 #define CFG_PCMCIA_DMA_ADDR     (0xE4000000)
 283 #define CFG_PCMCIA_DMA_SIZE     ( 64 << 20 )
 284 #define CFG_PCMCIA_ATTRB_ADDR   (0xE8000000)
 285 #define CFG_PCMCIA_ATTRB_SIZE   ( 64 << 20 )
 286 #define CFG_PCMCIA_IO_ADDR      (0xEC000000)
 287 #define CFG_PCMCIA_IO_SIZE      ( 64 << 20 )
 288
 289 /*-----------------------------------------------------------------------
 290  * IDE/ATA stuff (Supports IDE harddisk on PCMCIA Adapter)
 291  *-----------------------------------------------------------------------
 292  */
 293
 294 #define CONFIG_IDE_8xx_PCCARD   1       /* Use IDE with PC Card Adapter */
 295
 296 #undef  CONFIG_IDE_8xx_DIRECT           /* Direct IDE    not supported  */
 297 #undef  CONFIG_IDE_LED                  /* LED   for ide not supported  */
 298 #undef  CONFIG_IDE_RESET                /* reset for ide not supported  */
 299
 300 #define CFG_IDE_MAXBUS          1       /* max. 1 IDE bus               */
 301 #define CFG_IDE_MAXDEVICE       1       /* max. 1 drive per IDE bus     */
 302
 303 #define CFG_ATA_IDE0_OFFSET     0x0000
 304
 305 #define CFG_ATA_BASE_ADDR       CFG_PCMCIA_MEM_ADDR
 306
 307 /* Offset for data I/O                  */
 308 #define CFG_ATA_DATA_OFFSET     (CFG_PCMCIA_MEM_SIZE + 0x320)
 309
 310 /* Offset for normal register accesses  */
 311 #define CFG_ATA_REG_OFFSET      (2 * CFG_PCMCIA_MEM_SIZE + 0x320)
 312
 313 /* Offset for alternate registers       */
 314 #define CFG_ATA_ALT_OFFSET      0x0100
 315
 316 /*-----------------------------------------------------------------------
 317  *
 318  *-----------------------------------------------------------------------
 319  *
 320  */
 321 #define CFG_DER 0
 322
 323 /*
 324  * Init Memory Controller:
 325  *
 326  * BR0/1 and OR0/1 (FLASH)
 327  */
 328
 329 #define FLASH_BASE0_PRELIM      0x40000000      /* FLASH bank #0        */
 330 #define FLASH_BASE1_PRELIM      0x60000000      /* FLASH bank #0        */
 331
 332 /* used to re-map FLASH both when starting from SRAM or FLASH:
 333  * restrict access enough to keep SRAM working (if any)
 334  * but not too much to meddle with FLASH accesses
 335  */
 336 #define CFG_REMAP_OR_AM         0x80000000      /* OR addr mask */
 337 #define CFG_PRELIM_OR_AM        0xE0000000      /* OR addr mask */
 338
 339 /*
 340  * FLASH timing:
 341  */
 342 #define CFG_OR_TIMING_FLASH     (OR_ACS_DIV1  | OR_TRLX | OR_CSNT_SAM | \
 343                                  OR_SCY_3_CLK | OR_EHTR | OR_BI)
 344
 345 #define CFG_OR0_REMAP   (CFG_REMAP_OR_AM  | CFG_OR_TIMING_FLASH)
 346 #define CFG_OR0_PRELIM  (CFG_PRELIM_OR_AM | CFG_OR_TIMING_FLASH)
 347 #define CFG_BR0_PRELIM  ((FLASH_BASE0_PRELIM & BR_BA_MSK) | BR_V )
 348
 349 #define CFG_OR1_REMAP   CFG_OR0_REMAP
 350 #define CFG_OR1_PRELIM  CFG_OR0_PRELIM
 351 #define CFG_BR1_PRELIM  ((FLASH_BASE1_PRELIM & BR_BA_MSK) | BR_V )
 352
 353 /*
 354  * BR2/3 and OR2/3 (SDRAM)
 355  *
 356  */
 357 #define SDRAM_BASE2_PRELIM      0x00000000      /* SDRAM bank #0        */
 358 #define SDRAM_BASE3_PRELIM      0x20000000      /* SDRAM bank #1        */
 359 #define SDRAM_MAX_SIZE          0x04000000      /* max 64 MB per bank   */
 360
 361 /* SDRAM timing: Multiplexed addresses, GPL5 output to GPL5_A (don't care)      */
 362 #define CFG_OR_TIMING_SDRAM     0x00000A00
 363
 364 #define CFG_OR2_PRELIM  (CFG_PRELIM_OR_AM | CFG_OR_TIMING_SDRAM )
 365 #define CFG_BR2_PRELIM  ((SDRAM_BASE2_PRELIM & BR_BA_MSK) | BR_MS_UPMA | BR_V )
 366
 367 #ifndef CONFIG_CAN_DRIVER
 368 #define CFG_OR3_PRELIM  CFG_OR2_PRELIM
 369 #define CFG_BR3_PRELIM  ((SDRAM_BASE3_PRELIM & BR_BA_MSK) | BR_MS_UPMA | BR_V )
 370 #else   /* CAN uses CS3#, so we can have only one SDRAM bank anyway */
 371 #define CFG_CAN_BASE            0xC0000000      /* CAN mapped at 0xC0000000     */
 372 #define CFG_CAN_OR_AM           0xFFFF8000      /* 32 kB address mask           */
 373 #define CFG_OR3_CAN             (CFG_CAN_OR_AM | OR_G5LA | OR_BI)
 374 #define CFG_BR3_CAN             ((CFG_CAN_BASE & BR_BA_MSK) | \
 375                                         BR_PS_8 | BR_MS_UPMB | BR_V )
 376 #endif  /* CONFIG_CAN_DRIVER */
 377
 378 /*
 379  * Memory Periodic Timer Prescaler
 380  *
 381  * The Divider for PTA (refresh timer) configuration is based on an
 382  * example SDRAM configuration (64 MBit, one bank). The adjustment to
 383  * the number of chip selects (NCS) and the actually needed refresh
 384  * rate is done by setting MPTPR.
 385  *
 386  * PTA is calculated from
 387  *      PTA = (gclk * Trefresh) / ((2 ^ (2 * DFBRG)) * PTP * NCS)
 388  *
 389  *      gclk      CPU clock (not bus clock!)
 390  *      Trefresh  Refresh cycle * 4 (four word bursts used)
 391  *
 392  * 4096  Rows from SDRAM example configuration
 393  * 1000  factor s -> ms
 394  *   32  PTP (pre-divider from MPTPR) from SDRAM example configuration
 395  *    4  Number of refresh cycles per period
 396  *   64  Refresh cycle in ms per number of rows
 397  * --------------------------------------------
 398  * Divider = 4096 * 32 * 1000 / (4 * 64) = 512000
 399  *
 400  * 50 MHz => 50.000.000 / Divider =  98
 401  * 66 Mhz => 66.000.000 / Divider = 129
 402  * 80 Mhz => 80.000.000 / Divider = 156
 403  */
 404
 405 #define CFG_PTA_PER_CLK ((4096 * 32 * 1000) / (4 * 64))
 406 #define CFG_MAMR_PTA    98
 407
 408 /*
 409  * For 16 MBit, refresh rates could be 31.3 us
 410  * (= 64 ms / 2K = 125 / quad bursts).
 411  * For a simpler initialization, 15.6 us is used instead.
 412  *
 413  * #define CFG_MPTPR_2BK_2K     MPTPR_PTP_DIV32         for 2 banks
 414  * #define CFG_MPTPR_1BK_2K     MPTPR_PTP_DIV64         for 1 bank
 415  */
 416 #define CFG_MPTPR_2BK_4K        MPTPR_PTP_DIV16         /* setting for 2 banks  */
 417 #define CFG_MPTPR_1BK_4K        MPTPR_PTP_DIV32         /* setting for 1 bank   */
 418
 419 /* refresh rate 7.8 us (= 64 ms / 8K = 31.2 / quad bursts) for 256 MBit         */
 420 #define CFG_MPTPR_2BK_8K        MPTPR_PTP_DIV8          /* setting for 2 banks  */
 421 #define CFG_MPTPR_1BK_8K        MPTPR_PTP_DIV16         /* setting for 1 bank   */
 422
 423 /*
 424  * MAMR settings for SDRAM
 425  */
 426
 427 /* 8 column SDRAM */
 428 #define CFG_MAMR_8COL   ((CFG_MAMR_PTA << MAMR_PTA_SHIFT)  | MAMR_PTAE      |   \
 429                          MAMR_AMA_TYPE_0 | MAMR_DSA_1_CYCL | MAMR_G0CLA_A11 |   \
 430                          MAMR_RLFA_1X    | MAMR_WLFA_1X    | MAMR_TLFA_4X)
 431 /* 9 column SDRAM */
 432 #define CFG_MAMR_9COL   ((CFG_MAMR_PTA << MAMR_PTA_SHIFT)  | MAMR_PTAE      |   \
 433                          MAMR_AMA_TYPE_1 | MAMR_DSA_1_CYCL | MAMR_G0CLA_A10 |   \
 434                          MAMR_RLFA_1X    | MAMR_WLFA_1X    | MAMR_TLFA_4X)
 435
 436
 437 /*
 438  * Internal Definitions
 439  *
 440  * Boot Flags
 441  */
 442 #define BOOTFLAG_COLD   0x01            /* Normal Power-On: Boot from FLASH     */
 443 #define BOOTFLAG_WARM   0x02            /* Software reboot                      */
 444
 445 #endif  /* __CONFIG_H */