include/configs/lwmon5.h

   1 /*
   2  * (C) Copyright 2007-2013
   3  * Stefan Roese, DENX Software Engineering, sr@denx.de.
   4  *
   5  * This program is free software; you can redistribute it and/or
   6  * modify it under the terms of the GNU General Public License as
   7  * published by the Free Software Foundation; either version 2 of
   8  * the License, or (at your option) any later version.
   9  *
  10  * This program is distributed in the hope that it will be useful,
  11  * but WITHOUT ANY WARRANTY; without even the implied warranty of
  12  * MERCHANTABILITY or FITNESS FOR A PARTICULAR PURPOSE.  See the
  13  * GNU General Public License for more details.
  14  *
  15  * You should have received a copy of the GNU General Public License
  16  * along with this program; if not, write to the Free Software
  17  * Foundation, Inc., 59 Temple Place, Suite 330, Boston,
  18  * MA 02111-1307 USA
  19  */
  20
  21 /*
  22  * lwmon5.h - configuration for lwmon5 board
  23  */
  24 #ifndef __CONFIG_H
  25 #define __CONFIG_H
  26
  27 /*
  28  * Liebherr extra version info
  29  */
  30 #define CONFIG_IDENT_STRING     " - v2.0"
  31
  32 /*
  33  * High Level Configuration Options
  34  */
  35 #define CONFIG_LWMON5           1               /* Board is lwmon5      */
  36 #define CONFIG_440EPX           1               /* Specific PPC440EPx   */
  37 #define CONFIG_440              1               /* ... PPC440 family    */
  38 #define CONFIG_4xx              1               /* ... PPC4xx family    */
  39
  40 #ifdef CONFIG_LCD4_LWMON5
  41 #define CONFIG_SYS_TEXT_BASE    0x01000000 /* SPL U-Boot TEXT_BASE */
  42 #define CONFIG_HOSTNAME         lcd4_lwmon5
  43 #else
  44 #define CONFIG_SYS_TEXT_BASE    0xFFF80000
  45 #define CONFIG_HOSTNAME         lwmon5
  46 #endif
  47
  48 #define CONFIG_SYS_CLK_FREQ     33300000        /* external freq to pll */
  49
  50 #define CONFIG_4xx_DCACHE               /* enable cache in SDRAM        */
  51
  52 #define CONFIG_BOARD_EARLY_INIT_F       /* Call board_early_init_f      */
  53 #define CONFIG_BOARD_EARLY_INIT_R       /* Call board_early_init_r      */
  54 #define CONFIG_BOARD_POSTCLK_INIT       /* Call board_postclk_init      */
  55 #define CONFIG_MISC_INIT_R              /* Call misc_init_r             */
  56 #define CONFIG_BOARD_RESET              /* Call board_reset             */
  57
  58 /*
  59  * Base addresses -- Note these are effective addresses where the
  60  * actual resources get mapped (not physical addresses)
  61  */
  62 #define CONFIG_SYS_MONITOR_BASE         CONFIG_SYS_TEXT_BASE    /* Start of U-Boot      */
  63 #define CONFIG_SYS_MONITOR_LEN          0x80000
  64 #define CONFIG_SYS_MALLOC_LEN           (1 << 20)       /* Reserved for malloc  */
  65
  66 #define CONFIG_SYS_BOOT_BASE_ADDR       0xf0000000
  67 #define CONFIG_SYS_SDRAM_BASE           0x00000000      /* _must_ be 0          */
  68 #define CONFIG_SYS_FLASH_BASE           0xf8000000      /* start of FLASH       */
  69 #define CONFIG_SYS_LIME_BASE_0          0xc0000000
  70 #define CONFIG_SYS_LIME_BASE_1          0xc1000000
  71 #define CONFIG_SYS_LIME_BASE_2          0xc2000000
  72 #define CONFIG_SYS_LIME_BASE_3          0xc3000000
  73 #define CONFIG_SYS_FPGA_BASE_0          0xc4000000
  74 #define CONFIG_SYS_FPGA_BASE_1          0xc4200000
  75 #define CONFIG_SYS_OCM_BASE             0xe0010000      /* ocm                  */
  76 #define CONFIG_SYS_PCI_BASE             0xe0000000      /* Internal PCI regs    */
  77 #define CONFIG_SYS_PCI_MEMBASE          0x80000000      /* mapped pci memory    */
  78 #define CONFIG_SYS_PCI_MEMBASE1         (CONFIG_SYS_PCI_MEMBASE  + 0x10000000)
  79 #define CONFIG_SYS_PCI_MEMBASE2         (CONFIG_SYS_PCI_MEMBASE1 + 0x10000000)
  80 #define CONFIG_SYS_PCI_MEMBASE3         (CONFIG_SYS_PCI_MEMBASE2 + 0x10000000)
  81
  82 #ifndef CONFIG_LCD4_LWMON5
  83 #define CONFIG_SYS_USB2D0_BASE          0xe0000100
  84 #define CONFIG_SYS_USB_DEVICE           0xe0000000
  85 #define CONFIG_SYS_USB_HOST             0xe0000400
  86 #endif
  87
  88 /*
  89  * Initial RAM & stack pointer
  90  *
  91  * On LWMON5 we use D-cache as init-ram and stack pointer. We also move
  92  * the POST_WORD from OCM to a 440EPx register that preserves it's
  93  * content during reset (GPT0_COMP6). This way we reserve the OCM (16k)
  94  * for logbuffer only. (GPT0_COMP1-COMP5 are reserved for logbuffer header.)
  95  */
  96 #ifndef CONFIG_LCD4_LWMON5
  97 #define CONFIG_SYS_INIT_RAM_DCACHE      1               /* d-cache as init ram  */
  98 #define CONFIG_SYS_INIT_RAM_ADDR        0x70000000              /* DCache       */
  99 #define CONFIG_SYS_INIT_RAM_SIZE                (4 << 10)
 100 #define CONFIG_SYS_GBL_DATA_OFFSET      (CONFIG_SYS_INIT_RAM_SIZE - \
 101                                          GENERATED_GBL_DATA_SIZE)
 102 #define CONFIG_SYS_INIT_SP_OFFSET       CONFIG_SYS_GBL_DATA_OFFSET
 103 #else
 104 #define CONFIG_SYS_INIT_RAM_ADDR        CONFIG_SYS_OCM_BASE
 105 #define CONFIG_SYS_INIT_RAM_SIZE        (4 << 10)
 106 #define CONFIG_SYS_GBL_DATA_OFFSET      (CONFIG_SYS_INIT_RAM_SIZE - \
 107                                          GENERATED_GBL_DATA_SIZE)
 108 #define CONFIG_SYS_INIT_SP_OFFSET       (CONFIG_SYS_GBL_DATA_OFFSET - 0x4)
 109 #endif
 110 /* unused GPT0 COMP reg */
 111 #define CONFIG_SYS_POST_WORD_ADDR       (CONFIG_SYS_PERIPHERAL_BASE + GPT0_COMP6)
 112 #define CONFIG_SYS_OCM_SIZE             (16 << 10)
 113 /* 440EPx errata CHIP 11: don't use last 4kbytes */
 114 #define CONFIG_SYS_MEM_TOP_HIDE         (4 << 10)
 115
 116 /* Additional registers for watchdog timer post test */
 117 #define CONFIG_SYS_WATCHDOG_TIME_ADDR   (CONFIG_SYS_PERIPHERAL_BASE + GPT0_MASK2)
 118 #define CONFIG_SYS_WATCHDOG_FLAGS_ADDR  (CONFIG_SYS_PERIPHERAL_BASE + GPT0_MASK1)
 119 #define CONFIG_SYS_DSPIC_TEST_ADDR      CONFIG_SYS_WATCHDOG_FLAGS_ADDR
 120 #define CONFIG_SYS_OCM_STATUS_ADDR      CONFIG_SYS_WATCHDOG_FLAGS_ADDR
 121 #define CONFIG_SYS_WATCHDOG_MAGIC       0x12480000
 122 #define CONFIG_SYS_WATCHDOG_MAGIC_MASK  0xFFFF0000
 123 #define CONFIG_SYS_DSPIC_TEST_MASK      0x00000001
 124 #define CONFIG_SYS_OCM_STATUS_OK        0x00009A00
 125 #define CONFIG_SYS_OCM_STATUS_FAIL      0x0000A300
 126 #define CONFIG_SYS_OCM_STATUS_MASK      0x0000FF00
 127
 128 /*
 129  * Serial Port
 130  */
 131 #define CONFIG_CONS_INDEX       2       /* Use UART1                    */
 132 #define CONFIG_SYS_NS16550
 133 #define CONFIG_SYS_NS16550_SERIAL
 134 #define CONFIG_SYS_NS16550_REG_SIZE     1
 135 #define CONFIG_SYS_NS16550_CLK          get_serial_clock()
 136 #undef CONFIG_SYS_EXT_SERIAL_CLOCK              /* no external clock provided   */
 137 #define CONFIG_BAUDRATE         115200
 138
 139 #define CONFIG_SYS_BAUDRATE_TABLE                                               \
 140         {300, 600, 1200, 2400, 4800, 9600, 19200, 38400, 57600, 115200}
 141
 142 /*
 143  * Environment
 144  */
 145 #define CONFIG_ENV_IS_IN_FLASH          /* use FLASH for environment vars       */
 146
 147 /*
 148  * FLASH related
 149  */
 150 #define CONFIG_SYS_FLASH_CFI                    /* The flash is CFI compatible  */
 151 #define CONFIG_FLASH_CFI_DRIVER                 /* Use common CFI driver        */
 152
 153 #define CONFIG_SYS_FLASH0               0xFC000000
 154 #define CONFIG_SYS_FLASH1               0xF8000000
 155 #define CONFIG_SYS_FLASH_BANKS_LIST     { CONFIG_SYS_FLASH1, CONFIG_SYS_FLASH0 }
 156
 157 #define CONFIG_SYS_MAX_FLASH_BANKS_DETECT 2     /* max number of memory banks           */
 158 #define CONFIG_SYS_MAX_FLASH_SECT       512     /* max number of sectors on one chip    */
 159
 160 #define CONFIG_SYS_FLASH_ERASE_TOUT     120000  /* Timeout for Flash Erase (in ms)      */
 161 #define CONFIG_SYS_FLASH_WRITE_TOUT     500     /* Timeout for Flash Write (in ms)      */
 162
 163 #define CONFIG_SYS_FLASH_USE_BUFFER_WRITE       /* use buffered writes (20x faster)     */
 164 #define CONFIG_SYS_FLASH_PROTECTION             /* use hardware flash protection        */
 165
 166 #define CONFIG_SYS_FLASH_EMPTY_INFO             /* print 'E' for empty sector on flinfo */
 167 #define CONFIG_SYS_FLASH_QUIET_TEST             /* don't warn upon unknown flash        */
 168
 169 #define CONFIG_ENV_SECT_SIZE    0x40000 /* size of one complete sector          */
 170 #define CONFIG_ENV_ADDR         ((-CONFIG_SYS_MONITOR_LEN) - CONFIG_ENV_SECT_SIZE)
 171 #define CONFIG_ENV_SIZE         0x2000  /* Total Size of Environment Sector     */
 172
 173 /* Address and size of Redundant Environment Sector     */
 174 #define CONFIG_ENV_ADDR_REDUND  (CONFIG_ENV_ADDR - CONFIG_ENV_SECT_SIZE)
 175 #define CONFIG_ENV_SIZE_REDUND  (CONFIG_ENV_SIZE)
 176
 177 /*
 178  * DDR SDRAM
 179  */
 180 #define CONFIG_SYS_MBYTES_SDRAM         256
 181 #define CONFIG_SYS_DDR_CACHED_ADDR      0x40000000      /* setup 2nd TLB cached here    */
 182 #define CONFIG_DDR_DATA_EYE                     /* use DDR2 optimization        */
 183 #ifndef CONFIG_LCD4_LWMON5
 184 #define CONFIG_DDR_ECC                          /* enable ECC                   */
 185 #endif
 186
 187 #ifndef CONFIG_LCD4_LWMON5
 188 /* POST support */
 189 #define CONFIG_POST             (CONFIG_SYS_POST_CACHE          | \
 190                                  CONFIG_SYS_POST_CPU            | \
 191                                  CONFIG_SYS_POST_ECC            | \
 192                                  CONFIG_SYS_POST_ETHER          | \
 193                                  CONFIG_SYS_POST_FPU            | \
 194                                  CONFIG_SYS_POST_I2C            | \
 195                                  CONFIG_SYS_POST_MEMORY         | \
 196                                  CONFIG_SYS_POST_OCM            | \
 197                                  CONFIG_SYS_POST_RTC            | \
 198                                  CONFIG_SYS_POST_SPR            | \
 199                                  CONFIG_SYS_POST_UART           | \
 200                                  CONFIG_SYS_POST_SYSMON         | \
 201                                  CONFIG_SYS_POST_WATCHDOG       | \
 202                                  CONFIG_SYS_POST_DSP            | \
 203                                  CONFIG_SYS_POST_BSPEC1         | \
 204                                  CONFIG_SYS_POST_BSPEC2         | \
 205                                  CONFIG_SYS_POST_BSPEC3         | \
 206                                  CONFIG_SYS_POST_BSPEC4         | \
 207                                  CONFIG_SYS_POST_BSPEC5)
 208
 209 /* Define here the base-addresses of the UARTs to test in POST */
 210 #define CONFIG_SYS_POST_UART_TABLE      { CONFIG_SYS_NS16550_COM1, \
 211                         CONFIG_SYS_NS16550_COM2 }
 212
 213 #define CONFIG_POST_UART  {                             \
 214         "UART test",                                    \
 215         "uart",                                         \
 216         "This test verifies the UART operation.",       \
 217         POST_RAM | POST_SLOWTEST | POST_ALWAYS | POST_MANUAL,   \
 218         &uart_post_test,                                \
 219         NULL,                                           \
 220         NULL,                                           \
 221         CONFIG_SYS_POST_UART                            \
 222         }
 223
 224 #define CONFIG_POST_WATCHDOG  {                         \
 225         "Watchdog timer test",                          \
 226         "watchdog",                                     \
 227         "This test checks the watchdog timer.",         \
 228         POST_RAM | POST_POWERON | POST_SLOWTEST | POST_MANUAL | POST_REBOOT, \
 229         &lwmon5_watchdog_post_test,                     \
 230         NULL,                                           \
 231         NULL,                                           \
 232         CONFIG_SYS_POST_WATCHDOG                        \
 233         }
 234
 235 #define CONFIG_POST_BSPEC1    {                         \
 236         "dsPIC init test",                              \
 237         "dspic_init",                                   \
 238         "This test returns result of dsPIC READY test run earlier.",    \
 239         POST_RAM | POST_ALWAYS,                         \
 240         &dspic_init_post_test,                          \
 241         NULL,                                           \
 242         NULL,                                           \
 243         CONFIG_SYS_POST_BSPEC1                          \
 244         }
 245
 246 #define CONFIG_POST_BSPEC2    {                         \
 247         "dsPIC test",                                   \
 248         "dspic",                                        \
 249         "This test gets result of dsPIC POST and dsPIC version.",       \
 250         POST_RAM | POST_ALWAYS,                         \
 251         &dspic_post_test,                               \
 252         NULL,                                           \
 253         NULL,                                           \
 254         CONFIG_SYS_POST_BSPEC2                          \
 255         }
 256
 257 #define CONFIG_POST_BSPEC3    {                         \
 258         "FPGA test",                                    \
 259         "fpga",                                         \
 260         "This test checks FPGA registers and memory.",  \
 261         POST_RAM | POST_ALWAYS | POST_MANUAL,           \
 262         &fpga_post_test,                                \
 263         NULL,                                           \
 264         NULL,                                           \
 265         CONFIG_SYS_POST_BSPEC3                          \
 266         }
 267
 268 #define CONFIG_POST_BSPEC4    {                         \
 269         "GDC test",                                     \
 270         "gdc",                                          \
 271         "This test checks GDC registers and memory.",   \
 272         POST_RAM | POST_ALWAYS | POST_MANUAL,\
 273         &gdc_post_test,                                 \
 274         NULL,                                           \
 275         NULL,                                           \
 276         CONFIG_SYS_POST_BSPEC4                          \
 277         }
 278
 279 #define CONFIG_POST_BSPEC5    {                         \
 280         "SYSMON1 test",                                 \
 281         "sysmon1",                                      \
 282         "This test checks GPIO_62_EPX pin indicating power failure.",   \
 283         POST_RAM | POST_MANUAL | POST_NORMAL | POST_SLOWTEST,   \
 284         &sysmon1_post_test,                             \
 285         NULL,                                           \
 286         NULL,                                           \
 287         CONFIG_SYS_POST_BSPEC5                          \
 288         }
 289
 290 #define CONFIG_SYS_POST_CACHE_ADDR      0x7fff0000 /* free virtual address      */
 291 #define CONFIG_LOGBUFFER
 292 /* Reserve GPT0_COMP1-COMP5 for logbuffer header */
 293 #define CONFIG_ALT_LH_ADDR      (CONFIG_SYS_PERIPHERAL_BASE + GPT0_COMP1)
 294 #define CONFIG_ALT_LB_ADDR      (CONFIG_SYS_OCM_BASE)
 295 #define CONFIG_SYS_CONSOLE_IS_IN_ENV /* Otherwise it catches logbuffer as output */
 296 #endif
 297
 298 /*
 299  * I2C
 300  */
 301 #define CONFIG_HARD_I2C                         /* I2C with hardware support    */
 302 #define CONFIG_PPC4XX_I2C               /* use PPC4xx driver            */
 303 #define CONFIG_SYS_I2C_SPEED            100000          /* I2C speed and slave address  */
 304 #define CONFIG_SYS_I2C_SLAVE            0x7F
 305
 306 #define CONFIG_SYS_I2C_RTC_ADDR 0x51    /* RTC                          */
 307 #define CONFIG_SYS_I2C_EEPROM_CPU_ADDR  0x52    /* EEPROM          (CPU Modul)  */
 308 #define CONFIG_SYS_I2C_EEPROM_MB_ADDR   0x53    /* EEPROM AT24C128 (MainBoard)  */
 309 #define CONFIG_SYS_I2C_DSPIC_ADDR       0x54    /* dsPIC                        */
 310 #define CONFIG_SYS_I2C_DSPIC_2_ADDR     0x55    /* dsPIC                        */
 311 #define CONFIG_SYS_I2C_DSPIC_KEYB_ADDR  0x56    /* dsPIC                        */
 312 #define CONFIG_SYS_I2C_DSPIC_IO_ADDR    0x57    /* dsPIC                        */
 313
 314 #define CONFIG_SYS_I2C_EEPROM_ADDR_LEN 2        /* Bytes of address             */
 315 #define CONFIG_SYS_EEPROM_PAGE_WRITE_BITS 6     /* The Atmel AT24C128 has       */
 316                                         /* 64 byte page write mode using*/
 317                                         /* last 6 bits of the address   */
 318 #define CONFIG_SYS_EEPROM_PAGE_WRITE_DELAY_MS   10   /* and takes up to 10 msec */
 319 #define CONFIG_SYS_EEPROM_PAGE_WRITE_ENABLE
 320
 321 #define CONFIG_RTC_PCF8563                      /* enable Philips PCF8563 RTC   */
 322 #define CONFIG_SYS_I2C_RTC_ADDR         0x51    /* Philips PCF8563 RTC address  */
 323 #define CONFIG_SYS_I2C_KEYBD_ADDR       0x56    /* PIC LWE keyboard             */
 324 #define CONFIG_SYS_I2C_DSPIC_IO_ADDR    0x57    /* PIC I/O addr               */
 325
 326 #define CONFIG_SYS_POST_I2C_ADDRS       {CONFIG_SYS_I2C_RTC_ADDR,       \
 327                                          CONFIG_SYS_I2C_EEPROM_CPU_ADDR,\
 328                                          CONFIG_SYS_I2C_EEPROM_MB_ADDR, \
 329                                          CONFIG_SYS_I2C_DSPIC_ADDR,     \
 330                                          CONFIG_SYS_I2C_DSPIC_2_ADDR,   \
 331                                          CONFIG_SYS_I2C_DSPIC_KEYB_ADDR,\
 332                                          CONFIG_SYS_I2C_DSPIC_IO_ADDR }
 333
 334 /*
 335  * Pass open firmware flat tree
 336  */
 337 #define CONFIG_OF_LIBFDT
 338 #define CONFIG_OF_BOARD_SETUP
 339 /* Update size in "reg" property of NOR FLASH device tree nodes */
 340 #define CONFIG_FDT_FIXUP_NOR_FLASH_SIZE
 341
 342 #define CONFIG_FIT                      /* enable FIT image support     */
 343
 344 #define CONFIG_POST_KEY_MAGIC   "3C+3E" /* press F3 + F5 keys to force POST */
 345
 346 #define CONFIG_PREBOOT          "setenv bootdelay 15"
 347
 348 #undef  CONFIG_BOOTARGS
 349
 350 #define CONFIG_EXTRA_ENV_SETTINGS                                       \
 351         "hostname=lwmon5\0"                                             \
 352         "netdev=eth0\0"                                                 \
 353         "unlock=yes\0"                                                  \
 354         "logversion=2\0"                                                \
 355         "nfsargs=setenv bootargs root=/dev/nfs rw "                     \
 356                 "nfsroot=${serverip}:${rootpath}\0"                     \
 357         "ramargs=setenv bootargs root=/dev/ram rw\0"                    \
 358         "addip=setenv bootargs ${bootargs} "                            \
 359                 "ip=${ipaddr}:${serverip}:${gatewayip}:${netmask}"      \
 360                 ":${hostname}:${netdev}:off panic=1\0"                  \
 361         "addtty=setenv bootargs ${bootargs} console=ttyS1,${baudrate}\0"\
 362         "addmisc=setenv bootargs ${bootargs} rtc-pcf8563.probe=0,0x51\0"\
 363         "flash_nfs=run nfsargs addip addtty addmisc;"                   \
 364                 "bootm ${kernel_addr}\0"                                \
 365         "flash_self=run ramargs addip addtty addmisc;"                  \
 366                 "bootm ${kernel_addr} ${ramdisk_addr}\0"                \
 367         "net_nfs=tftp 200000 ${bootfile};"                              \
 368                 "run nfsargs addip addtty addmisc;bootm\0"              \
 369         "rootpath=/opt/eldk/ppc_4xxFP\0"                                \
 370         "bootfile=/tftpboot/lwmon5/uImage\0"                            \
 371         "kernel_addr=FC000000\0"                                        \
 372         "ramdisk_addr=FC180000\0"                                       \
 373         "load=tftp 200000 /tftpboot/${hostname}/u-boot.bin\0"           \
 374         "update=protect off FFF80000 FFFFFFFF;era FFF80000 FFFFFFFF;"   \
 375                 "cp.b 200000 FFF80000 80000\0"                          \
 376         "upd=run load update\0"                                         \
 377         "lwe_env=tftp 200000 /tftpboot.dev/lwmon5/env_uboot.bin;"       \
 378                 "autoscr 200000\0"                                      \
 379         ""
 380 #define CONFIG_BOOTCOMMAND      "run flash_self"
 381
 382 #define CONFIG_BOOTDELAY        5       /* autoboot after 5 seconds     */
 383
 384 #define CONFIG_LOADS_ECHO       1       /* echo on for serial download  */
 385 #define CONFIG_SYS_LOADS_BAUD_CHANGE    1       /* allow baudrate change        */
 386
 387 #define CONFIG_PPC4xx_EMAC
 388 #define CONFIG_IBM_EMAC4_V4     1
 389 #define CONFIG_MII              1       /* MII PHY management           */
 390 #define CONFIG_PHY_ADDR         3       /* PHY address, See schematics  */
 391
 392 #define CONFIG_PHY_RESET        1       /* reset phy upon startup         */
 393 #define CONFIG_PHY_RESET_DELAY  300
 394
 395 #define CONFIG_HAS_ETH0
 396 #define CONFIG_SYS_RX_ETH_BUFFER        32      /* Number of ethernet rx buffers & descriptors */
 397
 398 #define CONFIG_HAS_ETH1         1       /* add support for "eth1addr"   */
 399 #define CONFIG_PHY1_ADDR        1
 400
 401 /* Video console */
 402 #define CONFIG_VIDEO
 403 #define CONFIG_VIDEO_MB862xx
 404 #define CONFIG_VIDEO_MB862xx_ACCEL
 405 #define CONFIG_CFB_CONSOLE
 406 #define CONFIG_VIDEO_LOGO
 407 #define CONFIG_CONSOLE_EXTRA_INFO
 408 #define VIDEO_FB_16BPP_PIXEL_SWAP
 409 #define VIDEO_FB_16BPP_WORD_SWAP
 410
 411 #define CONFIG_VGA_AS_SINGLE_DEVICE
 412 #define CONFIG_VIDEO_SW_CURSOR
 413 #define CONFIG_SPLASH_SCREEN
 414
 415 #ifndef CONFIG_LCD4_LWMON5
 416 /*
 417  * USB/EHCI
 418  */
 419 #define CONFIG_USB_EHCI                 /* Enable EHCI USB support      */
 420 #define CONFIG_USB_EHCI_PPC4XX          /* on PPC4xx platform           */
 421 #define CONFIG_SYS_PPC4XX_USB_ADDR      0xe0000300
 422 #define CONFIG_EHCI_MMIO_BIG_ENDIAN
 423 #define CONFIG_EHCI_DESC_BIG_ENDIAN
 424 #define CONFIG_EHCI_HCD_INIT_AFTER_RESET /* re-init HCD after CMD_RESET */
 425 #define CONFIG_USB_STORAGE
 426
 427 /* Partitions */
 428 #define CONFIG_MAC_PARTITION
 429 #define CONFIG_DOS_PARTITION
 430 #define CONFIG_ISO_PARTITION
 431 #endif
 432
 433 /*
 434  * BOOTP options
 435  */
 436 #define CONFIG_BOOTP_BOOTFILESIZE
 437 #define CONFIG_BOOTP_BOOTPATH
 438 #define CONFIG_BOOTP_GATEWAY
 439 #define CONFIG_BOOTP_HOSTNAME
 440
 441 /*
 442  * Command line configuration.
 443  */
 444 #include <config_cmd_default.h>
 445
 446 #define CONFIG_CMD_ASKENV
 447 #define CONFIG_CMD_DATE
 448 #define CONFIG_CMD_DHCP
 449 #define CONFIG_CMD_DIAG
 450 #define CONFIG_CMD_EEPROM
 451 #define CONFIG_CMD_ELF
 452 #define CONFIG_CMD_FAT
 453 #define CONFIG_CMD_I2C
 454 #define CONFIG_CMD_IRQ
 455 #define CONFIG_CMD_MII
 456 #define CONFIG_CMD_NET
 457 #define CONFIG_CMD_NFS
 458 #define CONFIG_CMD_PING
 459 #define CONFIG_CMD_REGINFO
 460 #define CONFIG_CMD_SDRAM
 461
 462 #ifdef CONFIG_VIDEO
 463 #define CONFIG_CMD_BMP
 464 #endif
 465
 466 #ifndef CONFIG_LCD4_LWMON5
 467 #ifdef CONFIG_440EPX
 468 #define CONFIG_CMD_USB
 469 #endif
 470 #endif
 471
 472 /*
 473  * Miscellaneous configurable options
 474  */
 475 #define CONFIG_SUPPORT_VFAT
 476
 477 #define CONFIG_SYS_LONGHELP                     /* undef to save memory         */
 478 #define CONFIG_SYS_PROMPT               "=> "   /* Monitor Command Prompt       */
 479
 480 #define CONFIG_SYS_HUSH_PARSER          1       /* Use the HUSH parser          */
 481
 482 #if defined(CONFIG_CMD_KGDB)
 483 #define CONFIG_SYS_CBSIZE               1024    /* Console I/O Buffer Size      */
 484 #else
 485 #define CONFIG_SYS_CBSIZE               256     /* Console I/O Buffer Size      */
 486 #endif
 487 #define CONFIG_SYS_PBSIZE              (CONFIG_SYS_CBSIZE+sizeof(CONFIG_SYS_PROMPT)+16) /* Print Buffer Size */
 488 #define CONFIG_SYS_MAXARGS              16      /* max number of command args   */
 489 #define CONFIG_SYS_BARGSIZE             CONFIG_SYS_CBSIZE /* Boot Argument Buffer Size  */
 490
 491 #define CONFIG_SYS_MEMTEST_START        0x0400000 /* memtest works on           */
 492 #define CONFIG_SYS_MEMTEST_END          0x0C00000 /* 4 ... 12 MB in DRAM        */
 493
 494 #define CONFIG_SYS_LOAD_ADDR            0x100000  /* default load address       */
 495 #define CONFIG_SYS_EXTBDINFO            1       /* To use extended board_into (bd_t) */
 496
 497 #define CONFIG_SYS_HZ                   1000    /* decrementer freq: 1 ms ticks */
 498
 499 #define CONFIG_CMDLINE_EDITING  1       /* add command line history     */
 500 #define CONFIG_LOOPW            1       /* enable loopw command         */
 501 #define CONFIG_MX_CYCLIC        1       /* enable mdc/mwc commands      */
 502 #define CONFIG_VERSION_VARIABLE 1       /* include version env variable */
 503
 504 #define CONFIG_SYS_CONSOLE_INFO_QUIET   /* don't print console @ startup*/
 505
 506 #ifndef CONFIG_LCD4_LWMON5
 507 #ifndef DEBUG
 508 #define CONFIG_HW_WATCHDOG      1       /* Use external HW-Watchdog     */
 509 #endif
 510 #define CONFIG_WD_PERIOD        40000   /* in usec */
 511 #define CONFIG_WD_MAX_RATE      66600   /* in ticks */
 512 #endif
 513
 514 /*
 515  * For booting Linux, the board info and command line data
 516  * have to be in the first 16 MB of memory, since this is
 517  * the maximum mapped by the 40x Linux kernel during initialization.
 518  */
 519 #define CONFIG_SYS_BOOTMAPSZ            (16 << 20) /* Initial Memory map for Linux */
 520 #define CONFIG_SYS_BOOTM_LEN            (16 << 20) /* Increase max gunzip size */
 521
 522 /*
 523  * External Bus Controller (EBC) Setup
 524  */
 525 #define CONFIG_SYS_FLASH                CONFIG_SYS_FLASH_BASE
 526
 527 /* Memory Bank 0 (NOR-FLASH) initialization                                     */
 528 #define CONFIG_SYS_EBC_PB0AP            0x03000280
 529 #define CONFIG_SYS_EBC_PB0CR            (CONFIG_SYS_FLASH | 0xfc000)
 530
 531 /* Memory Bank 1 (Lime) initialization                                          */
 532 #define CONFIG_SYS_EBC_PB1AP            0x01004380
 533 #define CONFIG_SYS_EBC_PB1CR            (CONFIG_SYS_LIME_BASE_0 | 0xbc000)
 534
 535 /* Memory Bank 2 (FPGA) initialization                                          */
 536 #define CONFIG_SYS_EBC_PB2AP            0x01004400
 537 #define CONFIG_SYS_EBC_PB2CR            (CONFIG_SYS_FPGA_BASE_0 | 0x1c000)
 538
 539 /* Memory Bank 3 (FPGA2) initialization                                         */
 540 #define CONFIG_SYS_EBC_PB3AP            0x01004400
 541 #define CONFIG_SYS_EBC_PB3CR            (CONFIG_SYS_FPGA_BASE_1 | 0x1c000)
 542
 543 #define CONFIG_SYS_EBC_CFG              0xb8400000
 544
 545 /*
 546  * Graphics (Fujitsu Lime)
 547  */
 548 /* SDRAM Clock frequency adjustment register */
 549 #define CONFIG_SYS_LIME_SDRAM_CLOCK     0xC1FC0038
 550 #if 1 /* 133MHz is not tested enough, use 100MHz for now */
 551 /* Lime Clock frequency is to set 100MHz */
 552 #define CONFIG_SYS_LIME_CLOCK_100MHZ    0x00000
 553 #else
 554 /* Lime Clock frequency for 133MHz */
 555 #define CONFIG_SYS_LIME_CLOCK_133MHZ    0x10000
 556 #endif
 557
 558 /* SDRAM Parameter register */
 559 #define CONFIG_SYS_LIME_MMR             0xC1FCFFFC
 560 /*
 561  * SDRAM parameter value; was 0x414FB7F2, caused several vertical bars
 562  * and pixel flare on display when 133MHz was configured. According to
 563  * SDRAM chip datasheet CAS Latency is 3 for 133MHz and -75 Speed
 564  * Grade
 565  */
 566 #ifdef CONFIG_SYS_LIME_CLOCK_133MHZ
 567 #define CONFIG_SYS_MB862xx_MMR  0x414FB7F3
 568 #define CONFIG_SYS_MB862xx_CCF  CONFIG_SYS_LIME_CLOCK_133MHZ
 569 #else
 570 #define CONFIG_SYS_MB862xx_MMR  0x414FB7F2
 571 #define CONFIG_SYS_MB862xx_CCF  CONFIG_SYS_LIME_CLOCK_100MHZ
 572 #endif
 573
 574 /*
 575  * GPIO Setup
 576  */
 577 #define CONFIG_SYS_GPIO_PHY1_RST        12
 578 #define CONFIG_SYS_GPIO_FLASH_WP        14
 579 #define CONFIG_SYS_GPIO_PHY0_RST        22
 580 #define CONFIG_SYS_GPIO_DSPIC_READY     51
 581 #define CONFIG_SYS_GPIO_CAN_ENABLE      53
 582 #define CONFIG_SYS_GPIO_LSB_ENABLE      54
 583 #define CONFIG_SYS_GPIO_EEPROM_EXT_WP   55
 584 #define CONFIG_SYS_GPIO_HIGHSIDE        56
 585 #define CONFIG_SYS_GPIO_EEPROM_INT_WP   57
 586 #define CONFIG_SYS_GPIO_BOARD_RESET     58
 587 #define CONFIG_SYS_GPIO_LIME_S          59
 588 #define CONFIG_SYS_GPIO_LIME_RST        60
 589 #define CONFIG_SYS_GPIO_SYSMON_STATUS   62
 590 #define CONFIG_SYS_GPIO_WATCHDOG        63
 591
 592 /*
 593  * PPC440 GPIO Configuration
 594  */
 595 #define CONFIG_SYS_4xx_GPIO_TABLE { /*    Out             GPIO  Alternate1      Alternate2      Alternate3 */ \
 596 {                                                                                       \
 597 /* GPIO Core 0 */                                                                       \
 598 {GPIO0_BASE, GPIO_OUT, GPIO_ALT1, GPIO_OUT_0}, /* GPIO0 EBC_ADDR(7)     DMA_REQ(2)      */      \
 599 {GPIO0_BASE, GPIO_OUT, GPIO_ALT1, GPIO_OUT_0}, /* GPIO1 EBC_ADDR(6)     DMA_ACK(2)      */      \
 600 {GPIO0_BASE, GPIO_OUT, GPIO_ALT1, GPIO_OUT_0}, /* GPIO2 EBC_ADDR(5)     DMA_EOT/TC(2)   */      \
 601 {GPIO0_BASE, GPIO_OUT, GPIO_ALT1, GPIO_OUT_0}, /* GPIO3 EBC_ADDR(4)     DMA_REQ(3)      */      \
 602 {GPIO0_BASE, GPIO_OUT, GPIO_ALT1, GPIO_OUT_0}, /* GPIO4 EBC_ADDR(3)     DMA_ACK(3)      */      \
 603 {GPIO0_BASE, GPIO_OUT, GPIO_ALT1, GPIO_OUT_0}, /* GPIO5 EBC_ADDR(2)     DMA_EOT/TC(3)   */      \
 604 {GPIO0_BASE, GPIO_OUT, GPIO_ALT1, GPIO_OUT_0}, /* GPIO6 EBC_CS_N(1)                     */      \
 605 {GPIO0_BASE, GPIO_OUT, GPIO_ALT1, GPIO_OUT_0}, /* GPIO7 EBC_CS_N(2)                     */      \
 606 {GPIO0_BASE, GPIO_OUT, GPIO_ALT1, GPIO_OUT_0}, /* GPIO8 EBC_CS_N(3)                     */      \
 607 {GPIO0_BASE, GPIO_OUT, GPIO_ALT1, GPIO_OUT_0}, /* GPIO9 EBC_CS_N(4)                     */      \
 608 {GPIO0_BASE, GPIO_OUT, GPIO_ALT1, GPIO_OUT_0}, /* GPIO10 EBC_CS_N(5)                    */      \
 609 {GPIO0_BASE, GPIO_IN , GPIO_SEL , GPIO_OUT_0}, /* GPIO11 EBC_BUS_ERR                    */      \
 610 {GPIO0_BASE, GPIO_OUT, GPIO_SEL , GPIO_OUT_0}, /* GPIO12                                */      \
 611 {GPIO0_BASE, GPIO_OUT, GPIO_SEL , GPIO_OUT_0}, /* GPIO13                                */      \
 612 {GPIO0_BASE, GPIO_OUT, GPIO_SEL , GPIO_OUT_1}, /* GPIO14                                */      \
 613 {GPIO0_BASE, GPIO_OUT, GPIO_SEL , GPIO_OUT_1}, /* GPIO15                                */      \
 614 {GPIO0_BASE, GPIO_OUT, GPIO_ALT1, GPIO_OUT_0}, /* GPIO16 GMCTxD(4)                      */      \
 615 {GPIO0_BASE, GPIO_OUT, GPIO_ALT1, GPIO_OUT_0}, /* GPIO17 GMCTxD(5)                      */      \
 616 {GPIO0_BASE, GPIO_OUT, GPIO_ALT1, GPIO_OUT_0}, /* GPIO18 GMCTxD(6)                      */      \
 617 {GPIO0_BASE, GPIO_OUT, GPIO_ALT1, GPIO_OUT_0}, /* GPIO19 GMCTxD(7)                      */      \
 618 {GPIO0_BASE, GPIO_IN , GPIO_ALT1, GPIO_OUT_0}, /* GPIO20 RejectPkt0                     */      \
 619 {GPIO0_BASE, GPIO_IN , GPIO_ALT1, GPIO_OUT_0}, /* GPIO21 RejectPkt1                     */      \
 620 {GPIO0_BASE, GPIO_OUT, GPIO_SEL , GPIO_OUT_0}, /* GPIO22                                */      \
 621 {GPIO0_BASE, GPIO_OUT, GPIO_ALT1, GPIO_OUT_0}, /* GPIO23 SCPD0                          */      \
 622 {GPIO0_BASE, GPIO_OUT, GPIO_ALT1, GPIO_OUT_0}, /* GPIO24 GMCTxD(2)                      */      \
 623 {GPIO0_BASE, GPIO_OUT, GPIO_ALT1, GPIO_OUT_0}, /* GPIO25 GMCTxD(3)                      */      \
 624 {GPIO0_BASE, GPIO_IN , GPIO_SEL , GPIO_OUT_0}, /* GPIO26                                */      \
 625 {GPIO0_BASE, GPIO_IN , GPIO_SEL , GPIO_OUT_0}, /* GPIO27 EXT_EBC_REQ    USB2D_RXERROR   */      \
 626 {GPIO0_BASE, GPIO_OUT, GPIO_SEL , GPIO_OUT_0}, /* GPIO28                USB2D_TXVALID   */      \
 627 {GPIO0_BASE, GPIO_OUT, GPIO_SEL , GPIO_OUT_0}, /* GPIO29 EBC_EXT_HDLA   USB2D_PAD_SUSPNDM */    \
 628 {GPIO0_BASE, GPIO_IN , GPIO_SEL , GPIO_OUT_0}, /* GPIO30 EBC_EXT_ACK    USB2D_XCVRSELECT*/      \
 629 {GPIO0_BASE, GPIO_IN , GPIO_SEL , GPIO_OUT_0}, /* GPIO31 EBC_EXR_BUSREQ USB2D_TERMSELECT*/      \
 630 },                                                                                      \
 631 {                                                                                       \
 632 /* GPIO Core 1 */                                                                       \
 633 {GPIO1_BASE, GPIO_IN , GPIO_ALT2, GPIO_OUT_0}, /* GPIO32 USB2D_OPMODE0  EBC_DATA(2)     */      \
 634 {GPIO1_BASE, GPIO_IN , GPIO_ALT2, GPIO_OUT_0}, /* GPIO33 USB2D_OPMODE1  EBC_DATA(3)     */      \
 635 {GPIO1_BASE, GPIO_OUT, GPIO_ALT3, GPIO_OUT_0}, /* GPIO34 UART0_DCD_N    UART1_DSR_CTS_N UART2_SOUT*/ \
 636 {GPIO1_BASE, GPIO_IN , GPIO_ALT3, GPIO_OUT_0}, /* GPIO35 UART0_8PIN_DSR_N UART1_RTS_DTR_N UART2_SIN*/ \
 637 {GPIO1_BASE, GPIO_IN , GPIO_ALT2, GPIO_OUT_0}, /* GPIO36 UART0_8PIN_CTS_N EBC_DATA(0)   UART3_SIN*/ \
 638 {GPIO1_BASE, GPIO_OUT, GPIO_ALT2, GPIO_OUT_0}, /* GPIO37 UART0_RTS_N    EBC_DATA(1)     UART3_SOUT*/ \
 639 {GPIO1_BASE, GPIO_OUT, GPIO_ALT2, GPIO_OUT_0}, /* GPIO38 UART0_DTR_N    UART1_SOUT      */      \
 640 {GPIO1_BASE, GPIO_IN , GPIO_ALT2, GPIO_OUT_0}, /* GPIO39 UART0_RI_N     UART1_SIN       */      \
 641 {GPIO1_BASE, GPIO_IN , GPIO_ALT1, GPIO_OUT_0}, /* GPIO40 UIC_IRQ(0)                     */      \
 642 {GPIO1_BASE, GPIO_IN , GPIO_ALT1, GPIO_OUT_0}, /* GPIO41 UIC_IRQ(1)                     */      \
 643 {GPIO1_BASE, GPIO_IN , GPIO_ALT1, GPIO_OUT_0}, /* GPIO42 UIC_IRQ(2)                     */      \
 644 {GPIO1_BASE, GPIO_IN , GPIO_ALT1, GPIO_OUT_0}, /* GPIO43 UIC_IRQ(3)                     */      \
 645 {GPIO1_BASE, GPIO_IN , GPIO_ALT1, GPIO_OUT_0}, /* GPIO44 UIC_IRQ(4)     DMA_ACK(1)      */      \
 646 {GPIO1_BASE, GPIO_IN , GPIO_ALT1, GPIO_OUT_0}, /* GPIO45 UIC_IRQ(6)     DMA_EOT/TC(1)   */      \
 647 {GPIO1_BASE, GPIO_IN , GPIO_ALT1, GPIO_OUT_0}, /* GPIO46 UIC_IRQ(7)     DMA_REQ(0)      */      \
 648 {GPIO1_BASE, GPIO_IN , GPIO_ALT1, GPIO_OUT_0}, /* GPIO47 UIC_IRQ(8)     DMA_ACK(0)      */      \
 649 {GPIO1_BASE, GPIO_IN , GPIO_ALT1, GPIO_OUT_0}, /* GPIO48 UIC_IRQ(9)     DMA_EOT/TC(0)   */      \
 650 {GPIO1_BASE, GPIO_OUT, GPIO_SEL , GPIO_OUT_1}, /* GPIO49  Unselect via TraceSelect Bit  */      \
 651 {GPIO1_BASE, GPIO_IN,  GPIO_SEL , GPIO_OUT_0}, /* GPIO50  Unselect via TraceSelect Bit  */      \
 652 {GPIO1_BASE, GPIO_IN , GPIO_SEL , GPIO_OUT_0}, /* GPIO51  Unselect via TraceSelect Bit  */      \
 653 {GPIO1_BASE, GPIO_IN , GPIO_SEL , GPIO_OUT_0}, /* GPIO52  Unselect via TraceSelect Bit  */      \
 654 {GPIO1_BASE, GPIO_OUT, GPIO_SEL , GPIO_OUT_0}, /* GPIO53  Unselect via TraceSelect Bit  */      \
 655 {GPIO1_BASE, GPIO_OUT, GPIO_SEL , GPIO_OUT_0}, /* GPIO54  Unselect via TraceSelect Bit  */      \
 656 {GPIO1_BASE, GPIO_OUT, GPIO_SEL , GPIO_OUT_1}, /* GPIO55  Unselect via TraceSelect Bit  */      \
 657 {GPIO1_BASE, GPIO_OUT, GPIO_SEL , GPIO_OUT_0}, /* GPIO56  Unselect via TraceSelect Bit  */      \
 658 {GPIO1_BASE, GPIO_OUT, GPIO_SEL , GPIO_OUT_1}, /* GPIO57  Unselect via TraceSelect Bit  */      \
 659 {GPIO1_BASE, GPIO_OUT, GPIO_SEL , GPIO_OUT_0}, /* GPIO58  Unselect via TraceSelect Bit  */      \
 660 {GPIO1_BASE, GPIO_OUT, GPIO_SEL , GPIO_OUT_0}, /* GPIO59  Unselect via TraceSelect Bit  */      \
 661 {GPIO1_BASE, GPIO_OUT, GPIO_SEL , GPIO_OUT_0}, /* GPIO60  Unselect via TraceSelect Bit  */      \
 662 {GPIO1_BASE, GPIO_IN , GPIO_SEL , GPIO_OUT_0}, /* GPIO61  Unselect via TraceSelect Bit  */      \
 663 {GPIO1_BASE, GPIO_IN , GPIO_SEL , GPIO_OUT_0}, /* GPIO62  Unselect via TraceSelect Bit  */      \
 664 {GPIO1_BASE, GPIO_OUT, GPIO_SEL , GPIO_OUT_0}, /* GPIO63  Unselect via TraceSelect Bit  */      \
 665 }                                                                                       \
 666 }
 667
 668 #if defined(CONFIG_CMD_KGDB)
 669 #define CONFIG_KGDB_BAUDRATE    230400  /* speed to run kgdb serial port */
 670 #define CONFIG_KGDB_SER_INDEX   2           /* which serial port to use */
 671 #endif
 672
 673 /*
 674  * SPL related defines
 675  */
 676 #ifdef CONFIG_LCD4_LWMON5
 677 #define CONFIG_SPL
 678 #define CONFIG_SPL_FRAMEWORK
 679 #define CONFIG_SPL_BOARD_INIT
 680 #define CONFIG_SPL_NOR_SUPPORT
 681 #define CONFIG_SPL_TEXT_BASE            0xffff0000 /* last 64 KiB for SPL */
 682 #define CONFIG_SYS_SPL_MAX_LEN          (64 << 10)
 683 #define CONFIG_UBOOT_PAD_TO             458752  /* decimal for 'dd' */
 684 #define CONFIG_SPL_START_S_PATH "arch/powerpc/cpu/ppc4xx"
 685 #define CONFIG_SPL_LDSCRIPT     "arch/powerpc/cpu/ppc4xx/u-boot-spl.lds"
 686 #define CONFIG_SPL_LIBCOMMON_SUPPORT    /* image.c */
 687 #define CONFIG_SPL_LIBGENERIC_SUPPORT   /* string.c */
 688 #define CONFIG_SPL_SERIAL_SUPPORT
 689
 690 /* Place BSS for SPL near end of SDRAM */
 691 #define CONFIG_SPL_BSS_START_ADDR       ((256 - 1) << 20)
 692 #define CONFIG_SPL_BSS_MAX_SIZE         (64 << 10)
 693
 694 #define CONFIG_SPL_OS_BOOT
 695 /* Place patched DT blob (fdt) at this address */
 696 #define CONFIG_SYS_SPL_ARGS_ADDR        0x01800000
 697
 698 #define CONFIG_SPL_TARGET               "u-boot-img-spl-at-end.bin"
 699
 700 /* Settings for real U-Boot to be loaded from NOR flash */
 701 #define CONFIG_SYS_UBOOT_BASE           (-CONFIG_SYS_MONITOR_LEN)
 702 #define CONFIG_SYS_UBOOT_START          0x01002100
 703
 704 #define CONFIG_SYS_OS_BASE              0xf8000000
 705 #define CONFIG_SYS_FDT_BASE             0xf87c0000
 706 #endif
 707
 708 #endif  /* __CONFIG_H */