nand_spl/board/freescale/p1010rdb/nand_boot.c

   1 /*
   2  * Copyright 2011 Freescale Semiconductor, Inc.
   3  *
   4  * This program is free software; you can redistribute it and/or
   5  * modify it under the terms of the GNU General Public License as
   6  * published by the Free Software Foundation; either version 2 of
   7  * the License, or (at your option) any later version.
   8  *
   9  * This program is distributed in the hope that it will be useful,
  10  * but WITHOUT ANY WARRANTY; without even the implied warranty of
  11  * MERCHANTABILITY or FITNESS FOR A PARTICULAR PURPOSE. See the
  12  *
  13  * GNU General Public License for more details.
  14  *
  15  * You should have received a copy of the GNU General Public License
  16  * along with this program; if not, write to the Free Software
  17  * Foundation, Inc., 59 Temple Place, Suite 330, Boston,
  18  * MA 02111-1307 USA
  19  *
  20  */
  21 #include <common.h>
  22 #include <mpc85xx.h>
  23 #include <asm/io.h>
  24 #include <ns16550.h>
  25 #include <nand.h>
  26 #include <asm/mmu.h>
  27 #include <asm/immap_85xx.h>
  28 #include <asm/fsl_ddr_sdram.h>
  29 #include <asm/fsl_law.h>
  30 #include <asm/global_data.h>
  31
  32 DECLARE_GLOBAL_DATA_PTR;
  33
  34 unsigned long ddr_freq_mhz;
  35
  36 void sdram_init(void)
  37 {
  38         ccsr_ddr_t *ddr = (ccsr_ddr_t *)CONFIG_SYS_MPC85xx_DDR_ADDR;
  39         /* mask off E bit */
  40         u32 svr = SVR_SOC_VER(mfspr(SPRN_SVR));
  41
  42         out_be32(&ddr->sdram_cfg, CONFIG_SYS_DDR_CONTROL | SDRAM_CFG_32_BE);
  43         out_be32(&ddr->cs0_bnds, CONFIG_SYS_DDR_CS0_BNDS);
  44         out_be32(&ddr->cs0_config, CONFIG_SYS_DDR_CS0_CONFIG);
  45         out_be32(&ddr->sdram_cfg_2, CONFIG_SYS_DDR_CONTROL_2);
  46         out_be32(&ddr->sdram_data_init, CONFIG_SYS_DDR_DATA_INIT);
  47
  48         if (ddr_freq_mhz < 700) {
  49                 out_be32(&ddr->timing_cfg_3, CONFIG_SYS_DDR_TIMING_3_667);
  50                 out_be32(&ddr->timing_cfg_0, CONFIG_SYS_DDR_TIMING_0_667);
  51                 out_be32(&ddr->timing_cfg_1, CONFIG_SYS_DDR_TIMING_1_667);
  52                 out_be32(&ddr->timing_cfg_2, CONFIG_SYS_DDR_TIMING_2_667);
  53                 out_be32(&ddr->sdram_mode, CONFIG_SYS_DDR_MODE_1_667);
  54                 out_be32(&ddr->sdram_mode_2, CONFIG_SYS_DDR_MODE_2_667);
  55                 out_be32(&ddr->sdram_interval, CONFIG_SYS_DDR_INTERVAL_667);
  56                 out_be32(&ddr->sdram_clk_cntl, CONFIG_SYS_DDR_CLK_CTRL_667);
  57                 out_be32(&ddr->ddr_wrlvl_cntl,
  58                                 CONFIG_SYS_DDR_WRLVL_CONTROL_667);
  59         } else {
  60                 out_be32(&ddr->timing_cfg_3, CONFIG_SYS_DDR_TIMING_3_800);
  61                 out_be32(&ddr->timing_cfg_0, CONFIG_SYS_DDR_TIMING_0_800);
  62                 out_be32(&ddr->timing_cfg_1, CONFIG_SYS_DDR_TIMING_1_800);
  63                 out_be32(&ddr->timing_cfg_2, CONFIG_SYS_DDR_TIMING_2_800);
  64                 out_be32(&ddr->sdram_mode, CONFIG_SYS_DDR_MODE_1_800);
  65                 out_be32(&ddr->sdram_mode_2, CONFIG_SYS_DDR_MODE_2_800);
  66                 out_be32(&ddr->sdram_interval, CONFIG_SYS_DDR_INTERVAL_800);
  67                 out_be32(&ddr->sdram_clk_cntl, CONFIG_SYS_DDR_CLK_CTRL_800);
  68                 out_be32(&ddr->ddr_wrlvl_cntl,
  69                                 CONFIG_SYS_DDR_WRLVL_CONTROL_800);
  70         }
  71
  72         out_be32(&ddr->timing_cfg_4, CONFIG_SYS_DDR_TIMING_4);
  73         out_be32(&ddr->timing_cfg_5, CONFIG_SYS_DDR_TIMING_5);
  74         out_be32(&ddr->ddr_zq_cntl, CONFIG_SYS_DDR_ZQ_CONTROL);
  75
  76         /* P1014 and it's derivatives support max 16bit DDR width */
  77         if (svr == SVR_P1014) {
  78                 __raw_writel(ddr->sdram_cfg & ~SDRAM_CFG_DBW_MASK, &ddr->sdram_cfg);
  79                 __raw_writel(ddr->sdram_cfg | SDRAM_CFG_16_BE, &ddr->sdram_cfg);
  80                 /* For CS0_BNDS we divide the start and end address by 2, so we can just
  81                  * shift the entire register to achieve the desired result and the mask
  82                  * the value so we don't write reserved fields */
  83                 __raw_writel((CONFIG_SYS_DDR_CS0_BNDS >> 1) & 0x0fff0fff, &ddr->cs0_bnds);
  84         }
  85
  86         udelay(500);
  87
  88         /* Let the controller go */
  89         out_be32(&ddr->sdram_cfg, in_be32(&ddr->sdram_cfg) | SDRAM_CFG_MEM_EN);
  90
  91         set_next_law(CONFIG_SYS_NAND_DDR_LAW, LAW_SIZE_1G, LAW_TRGT_IF_DDR_1);
  92 }
  93
  94 void board_init_f(ulong bootflag)
  95 {
  96         u32 plat_ratio, ddr_ratio;
  97         ccsr_gur_t *gur = (void *)CONFIG_SYS_MPC85xx_GUTS_ADDR;
  98
  99         /* initialize selected port with appropriate baud rate */
 100         plat_ratio = in_be32(&gur->porpllsr) & MPC85xx_PORPLLSR_PLAT_RATIO;
 101         plat_ratio >>= 1;
 102         gd->bus_clk = CONFIG_SYS_CLK_FREQ * plat_ratio;
 103
 104         ddr_ratio = in_be32(&gur->porpllsr) & MPC85xx_PORPLLSR_DDR_RATIO;
 105         ddr_ratio = ddr_ratio >> MPC85xx_PORPLLSR_DDR_RATIO_SHIFT;
 106         ddr_freq_mhz = (CONFIG_SYS_CLK_FREQ * ddr_ratio) / 0x1000000;
 107
 108         NS16550_init((NS16550_t)CONFIG_SYS_NS16550_COM1,
 109                         gd->bus_clk / 16 / CONFIG_BAUDRATE);
 110
 111         puts("\nNAND boot... ");
 112
 113         /* Initialize the DDR3 */
 114         sdram_init();
 115
 116         /* copy code to RAM and jump to it - this should not return */
 117         /* NOTE - code has to be copied out of NAND buffer before
 118          * other blocks can be read.
 119          */
 120         relocate_code(CONFIG_SYS_NAND_U_BOOT_RELOC_SP, 0,
 121                         CONFIG_SYS_NAND_U_BOOT_RELOC);
 122 }
 123
 124 void board_init_r(gd_t *gd, ulong dest_addr)
 125 {
 126         nand_boot();
 127 }
 128
 129 void putc(char c)
 130 {
 131         if (c == '\n')
 132                 NS16550_putc((NS16550_t)CONFIG_SYS_NS16550_COM1, '\r');
 133
 134         NS16550_putc((NS16550_t)CONFIG_SYS_NS16550_COM1, c);
 135 }
 136
 137 void puts(const char *str)
 138 {
 139         while (*str)
 140                 putc(*str++);
 141 }